Générateurs et vérificateurs de parité

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Les dispositifs de la famille logique des générateurs et vérificateurs de parité sont des dispositifs au niveau composant utilisés pour évaluer le nombre de bits d'un mot numérique dont la valeur est 1, et pour générer (ou évaluer) un bit de parité supplémentaire indiquant si le nombre de bits à 1 dans le mot est pair ou impair. Cette fonction est couramment utilisée comme un moyen simple de détecter des erreurs de données qui ont pu être introduites lors de la transmission.