Danh sách Đánh giá thiết kế pre-tapeout của bạn cho Chip Hisilicon

Danh sách kiểm tra đánh giá thiết kế này là công cụ thiết yếu để bạn có thể sử dụng băng HiSilicon thành công. Bạn cần một quy trình có cấu trúc để ngăn chặn các vòng quay silicon tốn kém. Cách tiếp cận xác minh thiết kế có kỷ luật đảm bảo thiết kế của bạn đáp ứng Thời gian dự án.

Các nghiên cứu trong ngành cho thấy một thực tế đầy thách thức:Hơn 50% dự án thiết kế trên Chip hệ thống phức tạp đòi hỏi phải quay lại. Xác minh thiết kế của bạn phải hoàn hảo.

Danh sách kiểm tra này hướng dẫn thiết kế của bạn thông qua xác minh vật lý, thời gian, năng lượng và chức năng quan trọng. Nó giúp bạn đạt được một sự đăng ký thiết kế tự tin. Theo dõi quá trình này tạo niềm tin vào thiết kế cuối cùng của bạn.

Mang theo chìa khóa

• Một danh sách kiểm tra tốt giúp bạn tránh những sai lầm trước đóLàm chip. Điều này giúp tiết kiệm tiền bạc và thời gian.
• Bạn phải kiểm traChip của bạnThiết kế vật lý. Điều này bao gồm kiểm tra bố trí, quy tắc và các bộ phận điện.
• Bạn cần kiểm tra chip của bạn hoạt động nhanh như thế nào và Nó sử dụng bao nhiêu năng lượng. Điều này đảm bảo nó chạy chính xác.
• Bạn phải kiểm tra tất cả các tính năng của chip của bạn. Điều này xác nhận nó làm những gì nó nên làm và sử dụng các công cụ phù hợp.

Danh sách kiểm tra đánh giá thiết kế cốt lõi: Dấu hiệu Vật Lý & điện

Phần này của danh sách kiểm tra Đánh giá thiết kế chi tiết kiểm tra cơ bản cho thiết kế của bạn. Nó là mộtĐiểm kiểm soát chất lượng quan trọngTrước khi sản xuất.Xác minh vật lý nghiêm ngặt ngăn ngừa các vấn đề về hiệu suất và lỗi thiết bị. Bạn phải hoàn tất xác minh này để đảm bảo bố cục của bạn có âm thanh bằng điện và tuân thủ các quy tắc sản xuất của HiSilicon để đăng ký thành công.

LVS (bố cục so với sơ đồ)

Xác minh bố cục so với sơ đồ (LVS) xác nhận bố cục vật lý của bạn khớp chính xác với danh sách Mạng sơ đồ cuối cùng. Công cụ LVS của bạn ghi lại một số lỗi thông thường tạo ra sự không phù hợp trong thiết kế.

• Quần đùi và mở: Những lỗi này chỉ ra các kết nối không chính xác hoặc thiếu giữa các lưới.
• Không khớp Thông số: Công cụ của bạn sẽ tìm thấy sự khác biệt trong các thông số thiết bị, chẳng hạn nhưBóng bán dẫn có chiều rộng, chiều dài hoặc MGiữa bố cục và sơ đồ.
• Thiếu hoặc thêm thiết bị: Kiểm tra LVS đảm bảo mọi thành phần trong sơ đồ tồn tại trong bố cục và không có thêm thiết bị nào.

DRC (Kiểm tra quy tắc thiết kế)

Bạn sử dụng kiểm tra quy tắc thiết kế (drc) để xác minh rằng bố cục của bạn tuân thủ các quy tắc hình học và mật độ cụ thể của HiSilicon.Các công cụ DRC tự động sử dụng bộ thiết kế quy trình (pdk)Để kiểm tra thiết kế của bạn chống lại những hạn chế của sản xuất. Bước xác minh này rất cần thiết cho năng suất và độ tin cậy.

Kiểm tra Quy Tắc Thiết kế chạyĐảm bảo thiết kế của bạn phù hợp với khả năng của nhà sản xuất. Căn chỉnh này giúp bạn đạt được một thiết kế chính xác trong lần thử đầu tiênVà giảm thiểu sự lặp lại với khuôn đúc.

ERC (Kiểm tra quy tắc điện)

Kiểm tra quy tắc điện (ERC) xác định các vấn đề về điện quan trọng mà các công cụ LVS hoặc DRC có thể bị bỏ lỡ. Kiểm tra này tập trung vào kết nối điện của thiết kế của bạn. Kiểm tra quy tắc điện rất quan trọng để ngăn ngừa sự cố chức năng. Các vấn đề phổ biến được tìm thấy bao gồm:

Kiểm tra ăng ten & ESD

Kiểm tra này đề cập đến "hiệu ứng ăng-ten", còn được gọi làThiệt hại ô xít cửa do Plasma gây ra. Điều này xảy ra khiSạc tích lũy trên các kết nối kim loại dàiTrong quá trình chế tạo chip. Điện tích thu thập này có thể trở nên đủ lớn để phá vỡ lớp Oxit cửa mỏng của một bóng bán dẫn, gây ra thiệt hại vĩnh viễn cho thiết kế. Xác minh cuối cùng của bạn phải xác nhận rằng thiết kế bao gồm các biện pháp bảo vệ để ngăn chặn Rủi Ro về độ tin cậy này. Kiểm tra cuối cùng này trong danh sách kiểm tra là rất quan trọng đối với sức khỏe thiết bị lâu dài.

Tín hiệu toàn vẹn thời gian, nguồn và tín hiệu

Thiết kế của bạn phải đáp ứng các mục tiêu hiệu suất trong mọi điều kiện hoạt động. Phần này của danh sách kiểm tra Đánh giá thiết kế bao gồm các phân tích quan trọng cần thiết cho thời gian thành công và tắt nguồn.Một môi trường xác minh Thống nhất là rất quan trọng. Nó cho phép bạn mô hình mạng lưới phân phối điện cùng với tín hiệu để có kết quả chính xác. Cách tiếp cận tích hợp này giúp thiết kế của bạn hội tụ qua mọi giai đoạn.

STA (phân tích thời gian tĩnh)

Bạn sử dụng phân tích thời gian tĩnh (Sta) để xác minh thiết kế của bạn đáp ứng các hạn chế về thời gian mà không chạy các mô phỏng động hoàn toàn. Kiểm tra xác minh này để thiết lập và giữ các vi phạm trên hàng triệu đường dẫn. Công cụ Sta của bạn xác định các đường dẫn quá chậm (thiết lập) hoặc quá nhanh (giữ).

Các phương pháp phổ biến để khắc phục vi phạm thiết lập trong thiết kế của bạn bao gồm:

• Tế bào tăng kích thước: Sử dụng các ô điều khiển lớn hơn có thể tăng tốc độ đường dẫn.
• Đệm chèn: Thêm Bộ đệm có thể làm giảm độ trễ của dây dài.
• Sử dụng các tế bào VT dưới: Trao đổi các tế bào tiêu chuẩn cho các tế bào có ngưỡng thấp (LVT) làm giảm độ trễ nhưng tăng khả năng rò rỉ.

Hãy nhớ rằng các bản sửa lỗi để thiết lập và giữ vi phạm thường là đối lập. Ví dụ: thêm bộ đệm có thể khắc phục sự vi phạm thiết lập, trong khi loại bỏ một người có thể khắc phục sự vi phạm trong thiết kế. Điều này làm cho phân tích thời gian trở thành một hành động cân bằng cẩn thận.

Phân tích năng lượng (thả IR & em)

Bạn phải phân tích thiết kế của bạn cho tính toàn vẹn quyền lực. Phân tích này ngăn ngừa thất bại trong hoạt động.Giảm hồng ngoại quá mức, giảm điện áp trên lưới điện, có thể gây ra vấn đề nghiêm trọng.Những vấn đề này bao gồmChức năng Thất Bại khi một chiếc dép xỏ ngón có thể không chuyển đổi chính xác. Nó cũng có thể giới thiệu sự chậm trễ dẫn đến vi phạm thời gian trong thiết kế.

Electromigration (em) là một mối quan tâm về độ tin cậy lớn khác. Đó là sự suy giảm dần dần của các kết nối kim loại.Quá trình này có thể thu hẹp dây, tăng sức đề kháng và làm giảm độ sụt hồng ngoại. Luồng xác minh em của bạn nên sử dụng các mô hình dựa trên vật lý để Dự Đoán độ tin cậy lâu dài của thiết kế của bạn và ngăn ngừa lỗi chip sớm.

Phân Tích Si (tính toàn vẹn tín hiệu)

Phân Tích tính toàn vẹn tín hiệu (Si) là yêu cầu quan trọng đối với thiết kế tốc độ cao của bạn. Ngay cả một trục trặc nhỏ hoặc chậm trễ cũng có thể làm gián đoạn toàn bộ hệ thống.Xác minh si đảm bảo tín hiệu di chuyển từ trình điều khiển đến máy thu mà không bị biến dạng không thể chấp nhận được. Nguyên nhân chính của các vấn đề về si làKhớp nối trường điện từ, tạo ra nhiễu xuyên âm giữa các dấu vết liền kề.

Để giảm thiểu các vấn đề như đổ chuông và tràn, bạn có thể thêm một điện trở kết thúc loạt. Điều này giúp làm giảm dao động trên đường tín hiệu.Phân Tích đúng thời gian, công suất và xác minh si là rất cần thiết. Sản phẩm đảm bảo thiết kế của bạn hoạt động tốt, đáng tin cậy vàSẵn sàng dán băng. Đạt được sự thành thạo trong phân tích thời gian toàn vẹn tín hiệu mang đến một thiết kế mạnh mẽ và tiết kiệm năng lượng.

Xác minh chức năng & dấu hiệu cuối cùng

Bạn hiện đang ở cổng cuối cùng của danh sách kiểm tra đánh giá thiết kế. Giai đoạn này xác nhận chip của bạn hoạt động chính xác như đã chỉ định.Quy trình xác minh đầy đủ chức năng là chiến lược tốt nhất của bạn để ngăn chặn lỗi thiết kế tiếp cận với sản xuất. Nó cho phép bạn xác định và giải quyết lỗi sớm, tiết kiệm thời gian và nguồn lực đáng kể.Mục tiêu của bạn là tự tinDấu hiệu cuối cùng, Đảm bảo thiết kế đã trưởng thành và sẵn sàng cho tấm thảm.

Đóng bảo hiểm chức năng & mã

Bạn phải xác nhận thiết kế của bạn đáp ứng tất cả các yêu cầu chức năng. Xác minh chức năng là quy trình đảm bảo sản phẩm của bạn hoạt động như dự định. Bạn sử dụng số liệu phủ sóng để đo chất lượng xác minh của bạn. Số liệu chính bao gồm:

• Bảo hiểm mã: Biện pháp này nếu thử nghiệm của bạn thực hiệnMỗi dòng, nhánh và điều kiện trong mã RTL.
• Bao phủ chức năng: Số liệu do người dùng xác định này xác nhận bạn đã kiểm tra tất cả các tính năng được chỉ định và các tình huống góc của thiết kế.

Đạt được bảo hiểm 100% là mục tiêu chính của nỗ lực xác minh chức năng của bạn. Bước đóng cửa này đảm bảo bạn có một xác minh mạnh mẽ về thiết kế và đã giải quyết tất cả các lỗi quan trọng.

Xác minh điện năng thấp

Chip hiện đại yêu cầu các tính năng năng năng lượng thấp phức tạp. Bạn phải xác minh các tính năng này để tránh thất bại.Định dạng nguồn thống nhất (UPF)Là tiêu chuẩn cho nhiệm vụ này. Bạn sử dụng UPF để chỉ định ý định quyền lực của thiết kế, bao gồmMiền điện, quy tắc cách ly và chuyển đổi trạng thái Điện. Điều này cho phép các công cụ xác minh để kiểm tra xem các cơ chế kiểm soát công suất trong chức năng thiết kế của bạn có chính xác không. Xác minh năng lượng thấp thành công đảm bảo thiết kế của bạn vừa hoạt động vừa tiết kiệm điện.

Xác minh công cụ & phiên bản pdk

Đây là kiểm tra hành chính quan trọng. Bạn phải xác nhận rằng mỗi lần chạy xác minh cuối cùng đều sử dụng các phiên bản Bộ công cụ và thiết kế quy trình (pdk) được HiSilicon phê duyệt. Sử dụng phiên bản không phù hợp có thể làm mất hiệu lực kết quả của bạn. Kiểm tra nhanh các tập tin Nhật ký và các báo cáo xác nhận sự tuân thủ. Bước đơn giản này ngăn ngừa sự giao tiếp sai lệch tốn kém với khuôn đúc và đảm bảo dữ liệu Thiết kế của bạn hợp lệ.

Thiết kế cuối cùng & tính toàn vẹn dữ liệu gdsii

Hành động cuối cùng của bạn là đảm bảo dữ liệu sản xuất cuối cùng. Bạn sẽ tạo một tập tin gdsii, đó là bản thiết kế cho thiết kế của bạn. Trước khi gửi tập tin này, bạn phải chạy kiểm tra tính toàn vẹn như Séc. Điều này xác nhận dữ liệu chưa bị hỏng. Bước xác minh cuối cùng này đảm bảo xưởng đúc nhận được thiết kế chính xác mà bạn đã phê duyệt, bảo vệ tính toàn vẹn của toàn bộ dự án.

---

Bạn đã xem lại danh sách kiểm tra đánh giá thiết kế hoàn chỉnh. Danh sách kiểm tra này là đường dẫn đáng tin cậy nhất của bạn đến một băng keo thành công. Xác minh thiết kế của bạn đảm bảo thiết kế chất lượng. Một quá trình xác minh hoàn chỉnh tạo niềm tin vào thiết kế cuối cùng của bạn. Xác minh kỷ luật này mang đến cho bạn một thiết kế mạnh mẽ sẵn sàng để đăng ký.

Theo quy trình này để thiết kế của bạn là nền tảng củaThành Công Silicon lần đầu. Bạn giảm thiểu Rủi Ro và cung cấp một thiết kế vượt trội. Thiết kế của bạn sẽ đáp ứng mọi mục tiêu của dự án.

Câu hỏi thường gặp

Tại sao LVS lại quan trọng với tấm thảm HiSilicon?

Bạn sử dụng bố cục so với sơ đồ (LVS) để đảm bảo bố cục vật lý của bạn hoàn toàn phù hợp với sơ đồ mạch đã được phê duyệt. Kiểm tra này ngăn ngừa các lỗi cơ bản như quần short, mở hoặc các thành phần không chính xác. Một báo cáo LVS sạch sẽ là một yêu cầu không thể thương lượng đối với một tấm thảm thành công với bất kỳ xưởng đúc nào, bao gồm cả HiSilicon.

Làm thế nào để bạn cân bằng thiết lập và giữ thời gian sửa chữa?

Bạn phải tiếp cận đóng cửa thời gian như một hành động cân bằng cẩn thận. Sửa chữa để thiết lập và giữ vi phạm thường có tác dụng ngược lại. Ví dụ: thêm bộ đệm có thể khắc phục sự vi phạm thiết lập nhưng có thể gây ra vi phạm. Mục tiêu của bạn là tìm ra một giải pháp tối ưu cho tất cả các đường dẫn thời gian.

Điều Gì Xảy ra nếu bạn sử dụng phiên bản pdk sai?

Sử dụng phiên bản bộ thiết kế quy trình (pdk) không chính xác sẽ vô hiệu hóa kết quả xác minh của bạn. Thiết kế của bạn có thể thất bại trong sản xuất vì nó không được kiểm tra so với quy tắc cuối cùng của HiSilicon. Bạn phải luôn xác nhận rằng bạn đang sử dụng các phiên bản pdk và công cụ được đúc phê duyệt để tránh xoáy silicon tốn kém.

Đầu Chuyên Nghiệp💡: Luôn kiểm tra kỹ các bản ghi và kịch bản chạy của bạn để biết thông tin phiên bản trước khi ký hiệu cuối cùng. Bước đơn giản này giúp tiết kiệm toàn bộ dự án.

Mục tiêu chính của danh sách kiểm tra này là gì?

Danh sách kiểm tra này cung cấp một đường dẫn có cấu trúc đến một tấm thảm thành công. Mục tiêu chính của nó là:

• Giảm thiểu nguy cơ lỗi thiết kế tốn kém.
• Đảm bảo chip của bạn đáp ứng tất cả các chức năng, thời gian vàYêu cầu về năng lượng.
• Xây dựng niềm tin cho thành công silicon lần đầu tiên.