Évitez l'échec de bande avec cette liste de contrôle de HiSilicon

Une sortie de bande réussie n'est pas une question de chance. Vous l'atteignez grâce à un processus de vérification rigoureux et systématique. Ce guide fournit la liste de contrôle définitive pour naviguer dans les étapes finales de signature HiSilicon. Suivre cette liste de contrôle de la révision de la conception minimise les bogues catastrophiques dans la conception de votre puce. Vous pouvez économiser des millions en coûts de masque et éviter des mois de retards d'horaire. Ce processus transforme votre conception en un produit semi-conducteur réussi.

L'industrie des semi-conducteurs est confrontée à un défi de taille. Des études récentes montrentSeulement 14% des projets atteignent le succès du premier silicium, un minimum de deux décennies. Votre conception et cette liste de contrôle peuvent battre ces chances.

Utilisez cet outil pour renforcer la confiance en bande et obtenir le succès du silicium de premier passage pour votre prochaine puce à semi-conducteurs.

Les clés à emporter

• Utilisez un kit de conception de processus (PDK) certifié et des blocs IP approuvés. Cela évite les problèmes majeurs au début de votreConception de puce.
• Exécutez souvent les contrôles de règles de conception (DRC) et la mise en page par rapport au schéma (LVS). Cela trouve et corrige les erreurs de fabrication avant qu'elles ne deviennent de gros problèmes.
• Vérifiez le réseau électrique et les performances thermiques de votre puce. Cela garantit que votre puce fonctionne bien et ne surchauffe pas.
• Vérifiez le timing et la qualité du signal de votre puce. Cela garantit que votre puce fonctionne à la bonne vitesse et envoie les données correctement.
• EffectuerSimulations full-chipEt les contrôles de conception pour le test (DFT). Cela confirme que votre puce fonctionne comme prévu et peut être testée facilement après sa fabrication.

LISTE DE CONTRÔLE DE L'EXAMEN DE LA CONCEPTION FONDAMENTALE:

Votre voyage vers une sortie de bande réussie commence ici. Ces vérifications initiales ne sont pas négociables. De nombreux échecs de bande se produisent parce que les équipes utilisentTechnologie obsolète ou une mauvaise planification. Cette liste de contrôle de la révision de conception fondamentale vous aide à construire votre puce sur une base solide et vérifiée. Suivre cette liste de contrôle permet d'éviter les erreurs courantes au début du processus. Une base solide est essentielle pour une conception réussie de semi-conducteurs.

Note:L'utilisation d'un kit de conception de processus (PDK) non certifié ou d'un bloc de propriété intellectuelle non prouvé est une erreur critique. Il introduit des risques inconnus qui peuvent faire dérailler l'ensemble de votre projet.

VÉRIFICATION DE VERSION PDK ET IP:

Vous devez confirmer que vous utilisez la version PDK correcte pour votre processus cible. Votre conception s'appuie sur ce kit pour les règles de fabrication. Ensuite, vérifiez chaque bloc IP dans votre conception. Cela inclut les processeurs, interfaces et autres composants tiers. Vous devez vérifier que chaque version IP est approuvée pour votre projet de semi-conducteur spécifique. Validation inadéquate des IPs conduit à des bogues coûteux et retravailler.

OUTIL EDA ET VALIDATION DE FLUX:

Vos outils Electronic Design Automation (EDA) construisent la puce. Vous devez vous assurer que chaque outil de votre flux est la version correcte certifiée parHiSilicon. Les versions d'outil incohérentes créent des erreurs subtiles difficiles à trouver plus tard. Votre validation doit confirmer:

• Tous les outils sont sur la liste approuvée.
• L'ensemble du flux de conception s'exécute sans erreurs.
• Les scripts et l'automatisation sont compatibles avec les versions de l'outil.

CONSISTANCE DE LA BIBLIOTHÈQUE ET DES CELLULES:

La dernière étape de cette liste de contrôle de la révision de la conception consiste à vérifier toutes vos bibliothèques. Votre conception de puce utilise ces bibliothèques pour les blocs de construction de base. Vous devez vérifier toutes les cellules standard,MémoireCompilateurs et bibliothèques I/O. Confirmez qu'ils correspondent à la liste approuvée de HiSilicon pour le processus de semi-conducteur choisi. Cette vérification garantit que les éléments physiques de votre puce correspondent à la conception logique, garantissant des performances et une fabricabilité prévisibles.

SIGNE DE VÉRIFICATION PHYSIQUE:

Vous avez maintenant atteint le cœur de la signature physique. Cette étape garantit que votre conception logique peut réellement être fabriquée. Pensez à cela comme à l'inspection finale avant que votre conception ne soit envoyée à la fonderie. Chaque vérification doit être "propre" avec zéro erreur. Un examen formel, souvent documenté dans un «formulaire de révision de bande-out», confirme que chaque règle de fabrication est respectée. Votre objectif est d'obtenir un score parfait.

Un examen de signature formel pour une sortie de bande HiSilicon vérifie généralement:

• Contrôles de connectivitéVous confirmez que toutes les connexions requises sont présentes et n'ont pas de circuits ouverts.
• Contrôles de court-circuitVous identifiez et réparez les nœuds court-circuités, en particulier entre l'alimentation et la terre.
• Mise en page par rapport au schéma (LVS)Vous comparez la mise en page physique au schéma d'origine pour assurer une correspondance parfaite.
• Décharge électrostatique (ESD)Vous vérifiez que la conception dispose d'une protection adéquate contre les événements ESD.

CONCEPTION RÈGLE CHECK (DRC):

Design Rule Check (DRC) est votre premier test de fabrication et le plus critique. Il vérifie que votre disposition répond aux contraintes géométriques spécifiques de la fonderie pour le processus de semi-conducteur choisi. Ces règles régissent l'espacement, la largeur et d'autres propriétés physiques. Un rapport de la RDC propre n'est pas négociable.

Pour éviter des problèmes majeurs, vous devezCourir la RDC tôt et souvent. N'attendez pas les derniers jours avant la sortie. Les meilleures pratiques pour une conception propre comprennent:

• Exécutez DRC après avoir placé le réseau électrique pour trouver et réparer via des problèmes tôt.
• Effectuez une autre vérification après avoir placé toutes les cellules pour vérifier l'alignement et l'espacement.
• Exécutez une exécution DRC complète dès que le routage du signal est terminé pour examiner toute la conception.

Cette approche itérative vous aide à détecter les erreurs lorsqu'elles sont plus faciles à corriger, garantissant une signature finale plus fluide.

DISPOSITION VERS SCHÉMATIQUE (LVS):

Layout Versus Schematic (LVS) confirme que votre disposition physique est électriquement identique à votre conception schématique d'origine. C'est la vérification ultime des faits pour votre travail de mise en œuvre. LVS garantit que le circuit que vous avez conçu est le même que celui que vous êtes sur le point de construire. Un rapport LVS propre signifie que votre mise en page a les bons composants et connexions.

Les erreurs courantes de LVS impliquent souvent des shorts ou s'ouvre.

• ShortsSe produisent lorsque deux filets différents se touchent. Votre rapport LVS affichera un nombre net inférieur dans la mise en page que dans le schéma source.
• S'ouvreSe produire lorsque des parties du même réseau ne sont pas connectés. Cela peut entraîner des portes flottantes et une défaillance des copeaux. Votre rapport LVS affichera un nombre net plus élevé dans la mise en page.

Vous pouvez également rencontrerInadéquation des périphériques, par exemple lorsque le fichier GDS d'une IP ne correspond pas à sa netlist. L'exécution de LVS sur des IP individuelles avant de les intégrer dans la conception de haut niveau peut éviter ces surprises.

ANTENNE ET CONTROLES ERC:

Les contrôles d'antenne protègent votre conception contre des dommages pendant le processus de fabrication. Les longues interconnexions métalliques peuvent accumuler des charges pendant la gravure au plasma, détruisant potentiellement les grilles des transistors. La vérification de l'antenne identifie et signale ces filets vulnérables afin que vous puissiez ajouter une protectionDiodesOu briser les longs fils.

Les contrôles électriques de règle (ERC) recherchent d'autres problèmes électriques non couverts par DRC ou LVS. Ceux-ci comprennent:

• Npuits flottants ou substrats.
• Robinets de puits manquants.
• Connexions d'alimentation et de terre incorrectes.

L'oubli d'ajouter des cellules de remplisseur peut causer la discontinuité bien, menant à la puissance s'ouvre que l'ERC peut détecter. Ces contrôles sont essentiels pour la robustesse électrique de votre conception de semi-conducteurs.

DENSITÉ ET VALIDATION DE REMPLISSAGE:

Les fonderies nécessitent une gamme spécifique de densité de métal à travers la puce. Cela garantit l'uniformité lors du polissage mécano-chimique (CMP), une étape de fabrication clé. Si la densité est trop faible ou trop élevée dans une zone, cela peut entraîner une surface inégale et une perte de rendement.

Vous devez exécuter des contrôles de densité pour identifier les régions qui enfreignent ces règles. Pour réparer les zones de faible densité, vous allez ajouter des formes métalliques non fonctionnelles, appelées «remplissage métallique». Votre outil de place et d'itinéraire peut le faire automatiquement, mais vous devez vérifier que la conception remplie finale répond à toutes les exigences de densité sans créer de nouvelles violations de DRC ou de synchronisation.

VÉRIFICAGE DE PIN HORS GRILLE:

C'est une vérification simple mais essentielle. Il vérifie que toutes les broches sur vos blocs et la conception de niveau supérieur sont placées sur la grille de fabrication correcte. Si une broche est hors réseau, les outils automatisés de la fonderie peuvent ne pas être en mesure de s'y connecter. Cette petite erreur peut rendre un bloc entier ou même toute la puce inutilisable. Vous devez exécuter cette vérification pour vous assurer que chaque point de connexion est parfaitement aligné.

FINITION DE PUCE ET ANNEAU D'ÉTANCHÉITÉ:

La finition de la puce est la dernière étape de la création de votre fichier GDSII. Cela implique l'ajout de l'anneau d'étanchéité, des lignes de scribe et de tout texte ou logos requis. La bague d'étanchéité est une structure métallique autour du périmètre de la filière. Il protège les circuits internes contre l'humidité et les contaminants qui peuvent entrer du bord de la matrice après qu'elle soit coupée de la plaquette. Vous devez vous assurer que la bague d'étanchéité est correctement construite et connectée à l'alimentation ou à la terre conformément aux directives HiSilicon pour votre conception.

PERFORMANCE ET SIGNE DE PUISSANCE:

Après avoir confirmé que votre conception est fabricable, vous devez vérifier qu'elle fonctionne comme prévu. Cette étape de validation des performances et de la puissance garantit que votre puce répond à ses objectifs de vitesse, de puissance et de fiabilité. Une conception qui est physiquement correcte mais ne parvient pas à atteindre les objectifs de performance est toujours un échec. Vous devez analyser rigoureusement tous les aspects du comportement dynamique de votre puce.

ANALYSE DU TEMPS STATIQUE (STA):

L'analyse statique du timing (STA) est la pierre angulaire de la vérification des performances. Vous l'utilisez pour confirmer que votre conception peut fonctionner à sa fréquence cible dans toutes les conditions. STA vérifie les violations de synchronisation sans exécuter des simulations complètes. Il calcule les retards de propagation du signal à travers chaque chemin dans votre conception.

Votre analyse doit couvrir les mesures de performance clés.

• LatenceC'est le temps qu'une opération prend pour terminer. STA vous aide à identifier les chemins qui contribuent à une latence élevée.
• Bande passante: Cela mesure le débit de données. Le calendrier des réunions est essentiel pour obtenir la bande passante requise dans votre conception.

Les procédés modernes de semi-conducteur introduisent des variations significatives. Votre STA doit tenir compte de ces effets.

Les outils STA avancés utilisent unAnalyse de la variation statistique sur puce (SOCV)Pour modéliser ces différences de processus. Pour la diaphonie, vous avez besoin d'unMoteur d'analyse SI complet qui calcule toutes les fenêtres de synchronisation pertinentes et leurs chevauchements. Cela garantit que vos mesures de synchronisation sont précises et fiables.

ANALYSE DE GRILLE ÉLECTRIQUE (IR/EM):

Votre réseau électrique est le système circulatoire de votre puce. L'analyse du réseau électrique vérifie son intégrité. Vous devez vérifier deux problèmes critiques: la chute IR et l'électromigration (EM).

• Baisse d'IRLorsque le courant circule dans la grille métallique, la tension chute en raison de la résistance. Une chute excessive d'IR peut ralentir des cellules, entraînant des échecs de synchronisation. Votre analyse doit confirmer que chaque cellule reçoit une tension suffisante.
• Electromigration (EM)Une densité de courant élevée peut déplacer physiquement des atomes de métal dans vos fils au fil du temps. Cela peut provoquer des ouvertures ou des courts-circuits, entraînant une défaillance des copeaux. Vous devez vous assurer que votre réseau électrique est suffisamment robuste pour gérer les courants de pointe sans se dégrader.

L'exécution de cette analyse avec des scénarios d'activité de commutation réalistes est cruciale pour une évaluation précise de votre réseau d'alimentation électrique.

VÉRIFICATION DU DOMAINE DE PUISSANCE:

Les SoC modernes utilisent plusieurs domaines d'alimentation pour gérer la consommation d'énergie. Vous devez vérifier que ces domaines fonctionnent correctement. Une erreur ici peut entraîner une corruption des données ou des dommages permanents. Votre vérification doit confirmer l'exactitude structurelle et fonctionnelle de votre stratégie de gestion de l'énergie.

Vous devez effectuer plusieurs contrôles critiques pour la conception de votre domaine d'alimentation.

• Vérifiez que chaque signal croisant entre les domaines de puissance a la cellule d'isolation correcte ou le décaleur de niveau.
• Assurez-vous qu'aucune horloge ou un filet de réinitialisation ne traverse un levier de vitesses.
• Exécutez les contrôles DRC et LVS conscients de la tension pour valider la connectivité du rail d'alimentation.
• Confirmez que la coupure d'un domaine d'alimentation ne perturbe pas la connectivité entre d'autres blocs IP actifs.

Votre objectif est deS'assurer qu'un domaine restaure correctement son état après une séquence de mise sous tension. Vous devez également vérifier qu'une séquence incorrecte ne corrompt pas les registres de rétention. Atteindre une couverture élevée pour les événements de mise sous tension et de mise sous tension est essentiel pour une conception robuste.

ANALYSE THERMIQUE ET HOTSPOT:

La haute performance génère de la chaleur. Une chaleur excessive peut dégrader les performances et réduire la durée de vie de votre appareil semi-conducteur. Vous devez effectuer une analyse thermique pour identifier et atténuer les points chauds potentiels. Un hotspot est une petite zone sur la puce qui devient beaucoup plus chaude que son environnement.

L'analyse thermique avancée utilise unModèle thermique de puce (CTM).

• Le CTM divise la puce en une grille fine.
• Il détaille la puissance de sortie de chaque carré de grille en fonction de la température.
• Cette méthode prédit avec précision l'emplacement des points chauds thermiques.

Une fois que vous identifiez les points chauds, vous pouvez utiliser des techniques telles queMise à l'échelle dynamique de tension et de fréquence (DVFS)Pour les gérer. Cela implique d'ajuster la tension et la fréquence de la puce en temps réel pour contrôler la température.

ANALYSE DE L'INTÉGRITÉ DU SIGNAL:

L'analyse de l'intégrité du signal (SI) garantit que les signaux circulent proprement d'un conducteur à un récepteur. Une mauvaise intégrité du signal peut provoquer des erreurs de données, en particulier sur les interfaces haute vitesse. Vous devez analyser les réseaux critiques pour des problèmes tels que la diaphonie, le bruit et les réflexions.

Cette analyse est essentielle pour les interfaces à haut débit telles que:

• USB
• HDMI
• DisplayPort
• Ethernet

L'outil principal pour la signature SI est le diagramme de l'œil. Un "œil" propre et ouvert indique un signal sain. Vos critères de signature doivent inclure zéroViolations de masque pour les yeux. Vous mesurerez également des paramètres clés tels queHauteur des yeuxPour la marge de bruit etLargeur des yeuxPour la marge de synchronisation. L'analyse des niveaux de gigue et de tension confirme que le récepteur peut interpréter de manière fiable les données entrantes.

SIGN-OFF SYSTÈME ET FIABILITÉ:

Cette dernière étape confirme que l'ensemble de votre système fonctionne ensemble et est fiable pour une utilisation à long terme. Vous avez vérifié les pièces individuelles. Vous devez maintenant valider la conception complète du semi-conducteur. Cette vérification complète garantit que votre puce est non seulement fabricable et performante, mais aussi fonctionnellement correcte et robuste. Ceci est votre dernière étape majeure avant la signature finale.

SIMULATION FONCTIONNELLE PLEINE-PUCE:

Vous devez vérifier que votre conception complète fonctionne comme prévu. Ceci impliqueExécuter des scénarios au niveau de l'application pour s'assurer que le logiciel et le matériel interagissent correctement. Vous devez exécuter plusieurs types de tests pour pousser votre conception à ses limites.

• Tests de baseConfirmer la fonctionnalité de base avec des paquets de données simples.
• Tests de stressUtiliser des données extrêmes mais valides pour vérifier les limites de performance.
• Tests aléatoiresAlimenter diverses données pour découvrir des problèmes inattendus.
• Tests d'erreurVérifiez comment votre conception gère les entrées non valides.

SIMULATIONS DE NIVEAU DE PORTE (GLS):

La simulation au niveau de la porte est essentielle pour attraper des bugs que les simulations RTL manquent. GLS utilise la netlist de post-synthèse, vous donnant une vue plus précise du matériel final. Ceci est essentiel pour trouver des problèmes liés au timing.

GLS est votre meilleur outil pour identifier les problèmes tels queLes violations de synchronisation, les conditions de course et les problèmes de signal causés par les retards de porte. Vous devez exécuter des simulations avec et sans données de synchronisation (SDF) pour vérifier les séquences de réinitialisation et vérifier les violations de configuration et de maintien.

CONCEPTION POUR L'ESSAI (DFT) SIGN-OFF:

Votre conception doit être testable après fabrication. La conception pour le test (DFT) implique l'ajout de structures qui aident les testeurs automatisés à trouver des défauts. Pour un produit semi-conducteur réussi, vous devez obtenir une couverture de défaut élevée. Les objectifs de l'industrie exigent souventPlus de couverture de 99% pour coincé-aux défauts et plus de 90% pour des défauts de transition d'à-vitesse. La réalisation de ces objectifs est essentielle pour expédier un semi-conducteur de haute qualité.

VÉRIFICATION D'ESD ET DE LATCH-UP:

Vous devez protéger votre puce contre les risques électriques. Les contrôles de décharge électrostatique (ESD) et de verrouillage vérifient que votre conception comprend des circuits de protection adéquats. Cela garantit que votre appareil peut survivre aux chocs statiques pendant la manipulation et n'entrera pas dans un état destructeur de courant élevé pendant le fonctionnement.

ENSEMBLE DE LIVRAISON GDSII FINAL:

Ceci est votre livrable final à la fonderie. Le paquet GDSII contient la disposition physique complète de votre puce. Vous devez vous assurer que le package est correctement formaté et inclut tous les fichiers et la documentation requis selon les spécifications de HiSilicon.

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Cette liste de contrôle complète de la revue de conception couvre les domaines critiques pour votre HiSilicon tape-out. Votre conception nécessite une vérification physique, de performance et fonctionnelle. Vous pouvez transformer votre processus de sortie avec cette liste de contrôle. Il transforme un pari à haut risque en un jalon d'ingénierie prévisible pour votre conception de semi-conducteurs.

Une approche disciplinée de la conception de vos semi-conducteurs est le chemin le plus fiable. Vous pouvez réaliser le succès premier-temps-droit de semi-conducteur. Cela garantit une conception de semi-conducteurs de qualité.

FAQ

Quelle est la plus grosse erreur dans un processus de tape-out?

L'erreur la plus critique consiste à utiliser un PDK non certifié ou une version IP non approuvée. Cette erreur introduit des risques inconnus. Vous construisez votre conception sur une fondation instable, ce qui peut entraîner une défaillance catastrophique et des retards importants.

À quelle fréquence devriez-vous exécuter des contrôles de règles de conception (DRC)?

Vous devriez exécuter DRC fréquemment, pas seulement à la fin. Effectuer des contrôles après les étapes clés:

• Création d'un réseau électrique
• Placement des cellules
• Routage du signal final

Ce processus itératif vous aide à trouver et à corriger les violations de fabrication rapidement, ce qui vous fait gagner beaucoup de temps.

Pourquoi la simulation au niveau de la porte (GLS) est-elle si importante?

GLS vérifie le timing de votre conception après la synthèse. Il trouve des bogues critiques que les simulations RTL manquent, comme les conditions de course ou les problèmes dus aux retards de porte. Vous devez exécuter GLS pour confirmer que votre matériel fonctionne exactement comme prévu avant la fabrication.

Que se passe-t-il si vous manquez un petit chèque?

Même un oubli mineur peut provoquer une défaillance complète de la bande. Par exemple, une seule broche hors réseau peut rendre un bloc inutilisable. Une violation d'antenne manquée peut détruire un transistor. Chaque vérification de cette liste est essentielle pour le succès du silicium de premier passage.✅