Votre liste de contrôle de révision de conception de pré-tapeout pour les puces HiSilicon

Cette liste de contrôle de révision de conception est votre outil essentiel pour un HiSilicon tape-out réussi. Vous avez besoin d'un processus structuré pour éviter les respins de silicium coûteux. Une approche disciplinée de vérification de la conception garantit que votre conception respecte les échéanciers du projet.

Les études sectorielles montrent une réalité difficile:Plus de 50% des projets de conception de systèmes sur puce complexes nécessitent des re-spins. Votre vérification de conception doit être sans faille.

Cette liste de contrôle guide votre conception à travers une vérification physique, temporelle, électrique et fonctionnelle critique. Il vous aide à obtenir une signature de conception confiante. Suivre ce processus renforce la confiance dans votre conception finale.

Les clés à emporter

• Une bonne liste de contrôle vous aide à éviter les erreurs avantFaire une puce. Cela économise de l'argent et du temps.
• Vous devez vérifierVotre puceConception physique. Cela inclut la vérification de la mise en page, des règles et des pièces électriques.
• Vous devez vérifier à quelle vitesse votre puce fonctionne et combien de puissance elle utilise. Cela permet de s'assurer qu'il fonctionne correctement.
• Vous devez tester toutes les fonctionnalités de votre puce. Cela confirme qu'il fait ce qu'il doit et utilise les bons outils.

LISTE DE CONTRÔLE DE CONCEPTION DE BASE: SIGNOFF PHYSIQUE ET ÉLECTRIQUE

Cette partie de la liste de contrôle d'examen de la conception détaille les vérifications fondamentales de votre conception. Il est unPoint de contrôle critique de contrôle de qualitéAvant la fabrication.Une vérification physique rigoureuse prévient les problèmes de performances et les défaillances de l'appareil. Vous devez effectuer cette vérification pour vous assurer que votre mise en page est électriquement saine et respecte les règles de fabrication de HiSilicon pour une signature réussie.

LVS (DISPOSITION VERS SCHÉMATIQUE)

La vérification de la mise en page par rapport au schéma (LVS) confirme que votre mise en page physique correspond exactement à la netlist schématique finale. Votre outil LVS signale plusieurs erreurs courantes qui créent des inadéquation dans la conception.

• Shorts et ouvre: Ces erreurs indiquent des connexions incorrectes ou manquantes entre les filets.
• Inadéquation des paramètres: Votre outil trouvera des écarts dans les paramètres de l'appareil, tels queLargeur, longueur ou facteur M des transistorsEntre la mise en page et le schéma.
• Dispositifs manquants ou supplémentaires: La vérification LVS garantit que chaque composant du schéma existe dans la mise en page et qu'aucun périphérique supplémentaire n'a été ajouté.

DRC (VÉRIFIER LES RÈGLES DE CONCEPTION)

Vous utilisez les contrôles de règle de conception (DRC) pour vérifier que votre mise en page est conforme aux règles géométriques et de densité spécifiques de HiSilicon.Les outils DRC automatisés utilisent le Process Design Kit (PDK)Pour vérifier votre conception contre des limitations de fabrication. Cette étape de vérification est essentielle pour le rendement et la fiabilité.

Exécution des vérifications des règles de conceptionS'assure que votre conception s'aligne avec les capacités du fabricant. Cet alignement vous aide à réaliser une conception correcte sur la première tentativeEt minimise les itérations avec la fonderie.

ERC (VÉRIFICATION DES RÈGLES ÉLECTRIQUES)

Les contrôles de règles électriques (ERC) identifient les problèmes électriques critiques que les outils LVS ou DRC pourraient manquer. Cette vérification porte sur la connectivité électrique de votre conception. Les contrôles de règles électriques sont essentiels pour prévenir les défaillances fonctionnelles. Les problèmes communs trouvés incluent:

ANTENNE ET CONTROLES ESD

Cette vérification porte sur «l'effet d'antenne», également connu sous le nom deDommages causés par l'oxyde de grille induits par le plasma. Cela se produit lorsqueLa charge s'accumule sur de longues interconnexions métalliquesPendant le processus de fabrication de puce. Cette charge collectée peut devenir assez grande pour briser la couche mince d'oxyde de grille d'un transistor, causant des dommages permanents à la conception. Votre vérification finale doit confirmer que la conception comprend des mesures de protection pour prévenir ce risque de fiabilité. Cette vérification finale sur la liste de contrôle est cruciale pour la santé à long terme de l'appareil.

TIMING, PUISSANCE ET SIGNAL INTÉGRITÉ SIGNOFF

Votre conception doit respecter les objectifs de performance dans toutes les conditions de fonctionnement. Cette section de la liste de vérification de la revue de conception couvre l'analyse critique nécessaire pour une synchronisation réussie et une signature de puissance.Un environnement de vérification unifié est crucial. Il vous permet de modéliser le réseau de distribution de puissance aux côtés des signaux pour des résultats précis. Cette approche intégrée aide votre conception à converger à chaque étape.

STA (ANALYSE DE TEMPS STATIQUE)

Vous utilisez Static Timing Analysis (STA) pour vérifier que votre conception respecte ses contraintes de synchronisation sans exécuter de simulations dynamiques complètes. Cette vérification vérifie les violations de configuration et de retenue sur des millions de chemins. Votre outil STA identifie les chemins trop lents (configuration) ou trop rapides (maintien).

Les méthodes courantes pour corriger les violations de configuration dans votre conception incluent:

• Cellules Upsize: L'utilisation de cellules de pilote plus grandes peut accélérer un chemin.
• Insérer des tampons: Ajout de tampons peut réduire le retard sur les longs fils.
• Utiliser des cellules Vt inférieures: Échangez les cellules standard pour les cellules de bas-seuil-tension (LVT) diminue le délai mais augmente la puissance de fuite.

Rappelez-vous que les correctifs pour les violations d'installation et de maintien sont souvent opposés. Par exemple, l'ajout d'un tampon peut corriger une violation de configuration, tandis que sa suppression peut corriger une violation de maintien dans la conception. Cela rend l'analyse du timing un acte d'équilibre prudent.

ANALYSE DE PUISSANCE (IR DROP & EM)

Vous devez analyser votre conception pour l'intégrité de l'alimentation. Cette analyse permet d'éviter les défaillances opérationnelles.Une chute excessive d'IR, une chute de tension sur le réseau électrique, peut causer de graves problèmes.Ces problèmes incluentDéfaillances fonctionnelles où une bascule pourrait ne pas commuter correctement. Il peut également introduire des retards qui conduisent à des violations de synchronisation dans la conception.

L'électromigration (EM) est un autre problème majeur de fiabilité. C'est la détérioration progressive des interconnexions métalliques.Ce processus peut rétrécir les fils, augmenter la résistance et aggraver la chute des IR. Votre flux de vérification EM doit utiliser des modèles basés sur la physique pour prédire la fiabilité à long terme de votre conception et éviter une défaillance précoce de la puce.

SI (INTÉGRITÉ DU SIGNAL) ANALYSE

L'analyse de l'intégrité du signal (SI) est une exigence essentielle pour votre conception à grande vitesse. Même un petit problème ou un retard mineur peut perturber l'ensemble du système.La vérification SI garantit que les signaux voyagent d'un conducteur à un récepteur sans distorsion inacceptable. Les principales causes des problèmes SI sontCouplage de champ électromagnétique, qui crée la diaphonie entre les traces adjacentes.

Pour atténuer les problèmes tels que la sonnerie et le dépassement, vous pouvez ajouter une résistance de terminaison en série. Cela aide à amortir les oscillations sur la ligne de signal.Une analyse de synchronisation, une puissance et une vérification SI appropriées sont essentielles. Ils s'assurent que votre conception est fonctionnelle, fiable etPrêt pour la bande-out. La réalisation de la maîtrise dans l'analyse de synchronisation d'intégrité de signal fournit une conception puissance-efficace et robuste.

VÉRIFICATION FONCTIONNELLE ET SIGNOFF FINAL

Vous êtes maintenant à la dernière porte de la liste de contrôle de la revue de conception. Cette étape confirme que votre puce fonctionne exactement comme spécifié.Un processus complet de vérification fonctionnelle est votre meilleure stratégie pour empêcher les défauts de conception d'atteindre la fabrication. Il vous permet d'identifier et de résoudre les bogues rapidement, ce qui vous permet d'économiser beaucoup de temps et de ressources.Votre objectif est confiantSignature finale, S'assurant que la conception est mûre et prête pour le tapeout.

FERMETURE DE COUVERTURE FONCTIONNELLE ET DE CODE

Vous devez confirmer que votre conception répond à toutes les exigences fonctionnelles. La vérification fonctionnelle est le processus qui garantit que votre produit fonctionne comme prévu. Vous utilisez des métriques de couverture pour mesurer la qualité de votre vérification. Les indicateurs clés comprennent:

• Couverture du code: Cela mesure si vos tests s'exécutentChaque ligne, branche et condition dans le code RTL.
• Couverture fonctionnelle: Cette métrique définie par l'utilisateur confirme que vous avez testé toutes les fonctionnalités spécifiées et tous les scénarios de cas d'angle de la conception.

L'obtention d'une couverture de 100% est l'objectif principal de votre effort de vérification fonctionnelle. Cette étape de fermeture garantit que vous avez une vérification robuste de la conception et que vous avez résolu tous les bogues critiques.

VÉRIFICATION DE FAIBLE PUISSANCE

Les puces modernes nécessitent des fonctionnalités complexes de faible puissance. Vous devez vérifier ces fonctionnalités pour éviter les défaillances. LeFormat de puissance unifiée (UPF)Est la norme pour cette tâche. Vous utilisez UPF pour spécifier l'intention de puissance de votre conception, y comprisDomaines de puissance, règles d'isolation et transitions d'état de puissance. Cela permet aux outils de vérification de vérifier que les mécanismes de contrôle de puissance dans votre conception fonctionnent correctement. Une vérification de faible puissance réussie garantit que votre conception est à la fois fonctionnelle et économe en énergie.

VERIFICATION DE LA VERSION OUTIL ET PDK

Il s'agit d'une vérification administrative critique. Vous devez confirmer que chaque exécution de vérification finale a utilisé l'outil exact et les versions PDK (Process Design Kit) approuvées par HiSilicon. L'utilisation d'une version inadaptée peut invalider vos résultats. Une vérification rapide des fichiers journaux et des rapports confirme la conformité. Cette étape simple évite les erreurs de communication coûteuses avec la fonderie et garantit la validité de vos données de conception.

CONCEPTION FINALE ET INTÉGRITÉ DES DONNÉES GDSII

Votre dernière action consiste à sécuriser les données de fabrication finales. Vous allez générer un fichier GDSII, qui est le plan directeur de votre conception. Avant d'envoyer ce fichier, vous devez exécuter des contrôles d'intégrité comme checksums. Cela confirme que les données n'ont pas été corrompues. Cette dernière étape de vérification garantit que la fonderie reçoit la conception exacte que vous avez approuvée, protégeant ainsi l'intégrité de l'ensemble du projet.

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Vous avez examiné la liste de contrôle complète de l'examen de la conception. Cette liste de contrôle est votre chemin le plus fiable pour une sortie réussie. Votre vérification de conception assure une conception de qualité. Un processus de vérification complet renforce la confiance dans votre conception finale. Cette vérification disciplinée vous donne une conception robuste prête à être signée.

Suivre ce processus pour votre conception est la pierre angulaire deSuccès de silicium de premier passage. Vous minimisez les risques et vous livrez une conception supérieure. Votre conception répondra à tous les objectifs du projet.

FAQ

Pourquoi LVS est-il si important pour la tapeout HiSilicon?

Vous utilisez Layout Versus Schematic (LVS) pour garantir que votre disposition physique correspond parfaitement au schéma de circuit approuvé. Cette vérification empêche les erreurs fondamentales comme les courts-circuits, les ouvertures ou les composants incorrects. Un rapport LVS propre est une exigence non négociable pour un tapeout réussi avec n'importe quelle fonderie, y compris HiSilicon.

Comment équilibrez-vous la configuration et maintenez les corrections de temps?

Vous devez aborder la fermeture de synchronisation comme un acte d'équilibre prudent. Les correctifs pour les violations d'installation et de maintien ont souvent des effets opposés. Par exemple, l'ajout d'un tampon peut corriger une violation de configuration, mais peut créer une violation de maintien. Votre objectif est de trouver une solution optimale pour tous les chemins de synchronisation.

Que se passe-t-il si vous utilisez la mauvaise version de PDK?

L'utilisation d'une version de process design kit (PDK) incorrecte invalide vos résultats de vérification. Votre conception peut échouer à la fabrication car elle n'a pas été vérifiée par rapport aux règles finales de HiSilicon. Vous devez toujours confirmer que vous utilisez les versions de PDK et d'outil approuvées par fonderie pour éviter une respin coûteuse de silicium.

Astuce Pro💡: Vérifiez toujours vos journaux d'exécution et vos scripts pour obtenir des informations sur la version avant la signature finale. Cette étape simple permet d'économiser des projets entiers.

Quel est l'objectif principal de cette liste de contrôle?

Cette liste de contrôle fournit un chemin structuré vers une sortie réussie. Ses principaux objectifs sont les suivants:

• Minimiser le risque d'erreurs de conception coûteuses.
• Assurez-vous que votre puce répond à toutes les fonctions, le timing etExigences de puissance.
• Construire la confiance pour un succès silicium de premier passage.