Tránh lỗi băng dính với danh sách kiểm tra HiSilicon này

Một cuộn băng Thành công không phải là vấn đề may mắn. Bạn đạt được nó thông qua một quá trình xác minh nghiêm ngặt, có hệ thống. Hướng dẫn này cung cấp danh sách kiểm tra dứt khoát để điều hướng các giai đoạn Đăng tắt HiSilicon cuối cùng. Theo dõi danh sách Đánh giá thiết kế này giúp giảm thiểu các lỗi Thảm Khốc trong thiết kế chip của bạn. Bạn có thể tiết kiệm hàng triệu chi phí mặt nạ và tránh trì hoãn lịch trình hàng tháng. Quá trình này biến thiết kế của bạn thành một sản phẩm bán dẫn thành công.

Ngành công nghiệp bán dẫn phải đối mặt với một thách thức khó khăn. Chương trình nghiên cứu gần đâyChỉ có 14% dự án đạt được thành công Silicon đầu tiên, mức thấp trong hai thập kỷ. Thiết kế của bạn và danh sách kiểm tra này có thể đánh bại Những tỷ lệ cược đó.

Sử dụng công cụ này để tạo sự tự tin cho băng dính và đạt được thành công silicon lần đầu cho chip bán dẫn tiếp theo của bạn.

Mang theo chìa khóa

• Sử dụng bộ thiết kế quy trình được chứng nhận (pdk) và các khối IP được phê duyệt. Điều này ngăn ngừa các vấn đề lớn sớm trong bạnThiết kế chip.
• Chạy kiểm tra quy tắc thiết kế (drc) và bố trí so với sơ đồ (LVS) thường xuyên. Điều này tìm và sửa lỗi sản xuất trước khi chúng trở thành vấn đề lớn.
• Kiểm tra lưới điện và hiệu suất nhiệt của chip. Điều này đảm bảo chip của bạn hoạt động tốt và không quá nóng.
• Xác minh thời gian và chất lượng tín hiệu của chip bạn. Điều này đảm bảo chip của bạn chạy đúng tốc độ và gửi dữ liệu chính xác.
• Biểu diễnMô phỏng toàn chipVà thiết kế để kiểm tra (dft). Điều này xác nhận chip của bạn hoạt động như kế hoạch và có thể được kiểm tra dễ dàng sau khi nó được thực hiện.

Danh sách kiểm tra đánh giá thiết kế cơ bản:

Hành trình khám phá thành công của bạn bắt đầu từ đây. Những kiểm tra ban đầu này không thể thương lượng. Nhiều Thất Bại về băng dính xảy ra vì các đội sử dụngCông nghệ lỗi thời hoặc có kế hoạch kém. Danh sách kiểm tra Đánh giá thiết kế cơ bản này giúp bạn xây dựng Chip trên cơ sở chắc chắn, được xác minh. Theo dõi danh sách kiểm tra này ngăn ngừa các lỗi phổ biến sớm trong quá trình này. Một nền tảng vững chắc là điều cần thiết cho một thiết kế bán dẫn thành công.

Lưu ý:Sử dụng bộ thiết kế quy trình chưa được chứng nhận (pdk) hoặc khối sở hữu trí tuệ (IP) chưa được chứng minh là một sai lầm nghiêm trọng. Nó Giới thiệu những Rủi Ro chưa biết có thể làm hỏng toàn bộ dự án của bạn.

Xác minh phiên bản pdk và IP:

Bạn phải xác nhận bạn đang sử dụng phiên bản pdk chính xác cho quá trình mục tiêu của bạn. Thiết kế của bạn phụ thuộc vào Bộ sản phẩm này cho các quy tắc sản xuất. Tiếp theo, xác minh mọi khối ip trong thiết kế của bạn. Điều này bao gồm bộ xử lý, giao diện và các thành phần của bên thứ ba khác. Bạn cần kiểm tra xem mỗi phiên bản Ip có được phê duyệt cho dự án bán dẫn cụ thể của bạn không. Xác nhận không đầy đủ IPS dẫn đến lỗi tốn kém và làm lại.

Công cụ EDA và kiểm định Lưu lượng:

Công cụ tự động hóa thiết kế điện tử (EDA) của bạn xây dựng chip. Bạn phải đảm bảo mọi công cụ trong dòng chảy của bạn là phiên bản chính xác được chứng nhận bởiHiSilicon. Các phiên bản công cụ không nhất quán tạo ra các lỗi tinh tế khó tìm sau. Xác nhận của bạn nên xác nhận:

• Tất cả các công cụ đều nằm trong danh sách đã được phê duyệt.
• Toàn bộ dòng Thiết kế chạy không có lỗi.
• Kịch bản và tự động hóa tương thích với các phiên bản công cụ.

Tính nhất quán của thư viện và tế bào:

Bước cuối cùng trong danh sách kiểm tra Đánh giá thiết kế này là xác minh tất cả các thư viện của bạn. Thiết kế chip của bạn sử dụng các thư viện này cho các khối xây dựng cơ bản. Bạn phải kiểm tra tất cả các ô tiêu chuẩn,Bộ nhớMáy biên dịch, và thư viện I/O. Xác nhận chúng khớp với danh sách được HiSilicon phê duyệt cho quy trình bán dẫn đã chọn. Kiểm tra này đảm bảo rằng các yếu tố vật lý của chip của bạn phù hợp với thiết kế hợp lý, đảm bảo hiệu suất và khả năng sản xuất có thể dự đoán được.

Dấu hiệu xác minh vật lý:

Bây giờ bạn đã đạt đến cốt lõi của dấu hiệu vật lý. Giai đoạn này đảm bảo thiết kế hợp lý của bạn thực sự có thể được sản xuất. Hãy nghĩ về điều này như là kiểm tra cuối cùng trước khi thiết kế của bạn được gửi đến xưởng đúc. Mỗi lần kiểm tra phải "sạch sẽ" mà không có lỗi. Một đánh giá chính thức, thường được ghi lại trong "Mẫu đánh giá băng dính", xác nhận rằng mọi quy tắc sản xuất đều được đáp ứng. Mục tiêu của bạn là đạt điểm số hoàn hảo.

Một đánh giá đăng ký chính thức cho một băng HiSilicon ra thường xác minh:

• Kiểm tra kết nối: Bạn xác nhận tất cả các kết nối cần thiết đều có mặt và không có mạch mở.
• Kiểm tra ngắn mạch: Bạn xác định và sửa bất kỳ nút bị thiếu nào, đặc biệt là giữa nguồn và mặt đất.
• Bố cục so với sơ đồ (LVS): Bạn so sánh bố cục vật lý với Sơ đồ ban đầu để đảm bảo khớp hoàn hảo.
• Xả Tĩnh Điện (ESD): Bạn xác minh rằng thiết kế có đủ khả năng bảo vệ chống lại sự kiện ESD.

Kiểm tra quy tắc thiết kế (drc):

Kiểm tra quy tắc thiết kế (drc) Là Thử nghiệm sản xuất đầu tiên và quan trọng nhất của bạn. Nó xác minh rằng bố cục của bạn đáp ứng các ràng buộc hình học cụ thể của đúc cho quá trình bán dẫn đã chọn. Các Quy Tắc này chi phối khoảng cách, chiều rộng và các tính chất vật lý khác. Một báo cáo DRC sạch sẽ là không thể thương lượng.

Để tránh các vấn đề lớn, bạn nênChạy DRC sớm và thường xuyên. Đừng đợi đến những ngày cuối cùng trước khi dán băng. Thực tiễn tốt nhất cho một thiết kế sạch sẽ bao gồm:

• Chạy DRC sau khi đặt lưới điện để tìm và sửa chữa thông qua các vấn đề sớm.
• Thực hiện kiểm tra khác sau khi đặt tất cả các ô để xác minh sự liên kết và khoảng cách.
• Thực hiện một DRC chạy đầy đủ ngay sau khi định tuyến tín hiệu hoàn chỉnh để kiểm tra toàn bộ thiết kế.

Cách tiếp cận lặp đi lặp lại này giúp bạn bắt được lỗi khi chúng dễ sửa hơn, đảm bảo đăng ký cuối cùng mượt mà hơn.

Bố cục so với sơ đồ (LVS):

Bố cục so với sơ đồ (LVS) xác nhận rằng bố cục vật lý của bạn giống điện với thiết kế sơ đồ ban đầu của bạn. Đây là Kiểm tra thực tế cuối cùng cho công việc thực hiện của bạn. LVS đảm bảo rằng mạch mà bạn thiết kế giống như mạch mà bạn sắp chế tạo. Báo cáo LVS sạch sẽ có nghĩa là bố cục của bạn có các thành phần và kết nối chính xác.

Lỗi LVS thông thường thường thường liên quan đến quần short hoặc mở ra.

• Quần soócXảy ra khi hai lưới khác nhau chạm vào. Báo cáo LVS của bạn sẽ hiển thị số lượng mạng thấp hơn trong bố cục so với trong sơ đồ nguồn.
• Mở raXảy ra khi các bộ phận của cùng một mạng không được kết nối. Điều này có thể dẫn đến cổng nổi và lỗi chip. Báo cáo LVS của bạn sẽ hiển thị số lượng mạng cao hơn trong bố cục.

Bạn cũng có thể gặp phảiThiết bị không khớp, chẳng hạn như khi tệp GDS của ip không khớp với danh sách mạng của nó. Chạy LVS trên từng IPS trước khi tích hợp chúng vào thiết kế cấp cao nhất có thể ngăn chặn những bất ngờ này.

Kiểm tra ăng ten và ERC:

Kiểm tra ăng ten bảo vệ thiết kế của bạn khỏi bị hư hại trong quá trình sản xuất. Các kết nối kim loại dài có thể tích lũy điện tích trong quá trình khắc Plasma, có khả năng phá hủy Cổng bán dẫn. Kiểm tra ăng-ten nhận dạng và gắn cờ các lưới dễ bị tổn thương này để bạn có thể thêm bảo vệĐiốtHoặc phá vỡ dây dài.

Kiểm tra quy tắc điện (ERC) tìm kiếm các vấn đề về điện khác không được bảo hiểm bởi DRC hoặc LVS. Bao gồm:

• Nổi n-wells hoặc chất nền.
• Thiếu vòi.
• Kết nối điện và mặt đất không chính xác.

Quên thêm các tế bào phụ có thể gây gián đoạn tốt, dẫn đến việc mở nguồn mà ERC có thể phát hiện. Những kiểm tra này rất quan trọng đối với độ bền điện của thiết kế bán dẫn của bạn.

Mật độ và xác nhận điền:

Các xưởng đúc đòi hỏi một phạm vi mật độ kim loại cụ thể trên chip. Điều này đảm bảo tính đồng nhất trong quá trình đánh bóng hóa học-cơ khí (CMP), một bước sản xuất quan trọng. Nếu mật độ quá thấp hoặc quá cao trong một khu vực, nó có thể dẫn đến một bề mặt không đồng đều và mất năng suất.

Bạn phải chạy kiểm tra mật độ để xác định các khu vực vi phạm các quy tắc này. Để sửa chữa các khu vực mật độ thấp, bạn sẽ thêm các hình dạng kim loại không hoạt động, được gọi là "kim loại lấp đầy". Công cụ địa điểm và tuyến đường của bạn có thể tự động thực hiện điều này, nhưng bạn phải xác minh rằng thiết kế được lấp đầy cuối cùng đáp ứng tất cả các yêu cầu mật độ mà không tạo ra các vi phạm thời gian hoặc thời gian mới.

Kiểm tra pin ngoài lưới:

Đây là một kiểm tra đơn giản nhưng cần thiết. Nó xác minh rằng tất cả các chốt trên khối của bạn và thiết kế cấp cao nhất được đặt trên lưới sản xuất chính xác. Nếu một pin là NGOÀI LƯỚI, các công cụ tự động tại khuôn đúc có thể không thể kết nối với nó. Lỗi nhỏ này có thể làm cho toàn bộ khối hoặc thậm Chí toàn bộ chip không sử dụng được. Bạn phải chạy kiểm tra này để đảm bảo mọi điểm kết nối đều được căn chỉnh hoàn hảo.

Vòng đệm và hoàn thiện Chip:

Hoàn thiện chip là bước cuối cùng trong việc tạo tệp gdsii của bạn. Điều này liên quan đến việc thêm vòng đệm, đường nét và bất kỳ văn bản hoặc Logo yêu cầu nào. Vòng đệm là một cấu trúc kim loại xung quanh chu vi của khuôn. Nó bảo vệ mạch bên trong khỏi độ ẩm và các chất gây ô nhiễm có thể xâm nhập từ mép của khuôn sau khi nó được cắt từ Wafer. Bạn phải đảm bảo vòng đệm được xây dựng và kết nối đúng cách với nguồn điện hoặc mặt đất theo hướng dẫn của HiSilicon Đối với thiết kế của bạn.

Hiệu suất và tắt nguồn:

Sau khi xác nhận thiết kế của bạn có thể sản xuất được, bạn phải xác minh thiết kế hoạt động như mong đợi. Giai đoạn hiệu suất và tắt nguồn này đảm bảo chip của bạn đáp ứng các mục tiêu tốc độ, công suất và độ tin cậy của nó. Một thiết kế đúng về mặt vật lý nhưng không đạt được mục tiêu thực hiện vẫn là một thất bại. Bạn phải phân tích nghiêm ngặt mọi khía cạnh của hành vi động của chip.

Phân tích thời gian tĩnh (Sta):

Phân tích thời gian tĩnh (Sta) là nền tảng của việc xác minh hiệu suất. Bạn sử dụng nó để xác nhận thiết kế của bạn có thể hoạt động ở tần số mục tiêu trên mọi điều kiện. Sta kiểm tra vi phạm thời gian mà không chạy mô phỏng đầy đủ. Nó tính toán độ trễ truyền tín hiệu qua mọi đường dẫn trong thiết kế của bạn.

Phân tích của bạn phải bao gồm các số liệu hiệu suất chính.

• Độ trễ: Đây là thời điểm để hoàn thành thao tác. Sta giúp bạn xác định các đường dẫn góp phần vào độ trễ cao.
• Băng thông: Điều này đo thông lượng dữ liệu. Thời gian đáp ứng là điều cần thiết để đạt được băng thông cần thiết trong thiết kế của bạn.

Các quy trình bán dẫn hiện đại giới thiệu các biến thể đáng kể. Sta của bạn phải chiếm những hiệu ứng này.

Công cụ Sta tiên tiến sử dụng APhân Tích biến đổi trên chip Thống KêĐể mô hình hóa sự khác biệt về quy trình này. Đối với nhiễu xuyên âm, bạn cần mộtCông cụ phân tích si hoàn chỉnh tính toán tất cả các cửa sổ thời gian có liên quan và chồng chéo của chúng. Điều này đảm bảo số đo thời gian của bạn là chính xác và đáng tin cậy.

Phân Tích lưới điện (IR/em):

Lưới điện của bạn là hệ thống tuần hoàn của chip của bạn. Phân Tích lưới điện xác minh tính toàn vẹn của nó. Bạn phải kiểm tra hai vấn đề quan trọng: Thả IR và Điện Di (em).

• Thả IR: Khi dòng điện chảy qua lưới kim loại, điện áp giảm do điện trở. Một giọt hồng ngoại quá mức có thể làm chậm tế bào, gây ra lỗi thời gian. Phân Tích của bạn phải xác nhận rằng mỗi tế bào nhận đủ điện áp.
• Điện di chuyển (em): Mật độ dòng điện cao có thể di chuyển các nguyên tử kim loại theo thời gian. Điều này có thể gây ra mở hoặc quần short, dẫn đến lỗi chip. Bạn phải đảm bảo lưới điện của bạn đủ mạnh để xử lý các dòng điện cực đại mà không bị suy giảm.

Chạy phân tích này với các tình huống hoạt động chuyển đổi thực tế là rất quan trọng để đánh giá chính xác mạng lưới phân phối điện của bạn.

Xác minh miền Điện:

Các ổ cắm điện hiện đại sử dụng nhiều miền năng lượng để quản lý mức tiêu thụ điện năng. Bạn phải xác minh rằng các miền này hoạt động chính xác. Một Sai Lầm ở đây có thể dẫn đến Tham Nhũng dữ liệu hoặc thiệt hại vĩnh viễn. Xác minh của bạn phải xác nhận tính chính xác cấu trúc và chức năng của Chiến Lược Quản lý năng lượng của bạn.

Bạn cần thực hiện một số kiểm tra quan trọng cho thiết kế Power domain của mình.

• Xác minh rằng mọi tín hiệu giao nhau giữa các miền công suất đều có ô cách ly chính xác hoặc bộ chuyển đổi mức.
• Đảm bảo rằng không có đồng hồ hoặc thiết lập lại lưới vượt qua cần số.
• Chạy kiểm tra DRC và LVS nhận biết điện áp để xác nhận kết nối đường sắt điện.
• Xác nhận rằng việc tắt miền nguồn không làm gián đoạn kết nối giữa các khối IP hoạt động khác.

Mục tiêu của bạn là đểĐảm bảo rằng Một Miền khôi phục chính xác trạng thái của nó sau một trình tự bật nguồn. Bạn cũng phải xác minh rằng một chuỗi không chính xác không làm hỏng đăng ký lưu giữ. Đạt được độ bao phủ cao cho các sự kiện bật nguồn và tắt nguồn là điều cần thiết cho một thiết kế mạnh mẽ.

Phân tích nhiệt và điểm nóng:

Hiệu suất cao tạo ra nhiệt. Nhiệt độ quá mức có thể làm giảm hiệu suất và giảm tuổi thọ của thiết bị bán dẫn của bạn. Bạn phải thực hiện phân tích nhiệt để xác định và giảm thiểu các điểm nóng tiềm năng. Điểm nóng là một khu vực nhỏ trên chip trở nên nóng hơn đáng kể so với môi trường xung quanh.

Phân tích nhiệt tiên tiến sử dụng mộtMô hình nhiệt chip (CTM).

• CTM chia chip thành một mạng lưới nhỏ.
• Nó chi tiết công suất ra của mỗi ô vuông làm chức năng của nhiệt độ.
• Phương pháp này dự đoán chính xác vị trí của các điểm nóng nhiệt.

Khi bạn xác định các điểm nóng, bạn có thể sử dụng các kỹ thuật nhưĐiện áp động và mở rộng tần số (DVFS)Để quản lý chúng. Điều này bao gồm việc điều chỉnh điện áp và tần số của chip trong thời gian thực để kiểm soát nhiệt độ.

Phân Tích toàn vẹn tín hiệu:

Phân Tích tính toàn vẹn tín hiệu (Si) đảm bảo tín hiệu di chuyển sạch sẽ từ người lái đến người nhận. Tính toàn vẹn tín hiệu kém có thể gây ra lỗi dữ liệu, đặc biệt là trên các giao diện tốc độ cao. Bạn phải phân tích lưới quan trọng cho các vấn đề như nhiễu xuyên âm, nhiễu và phản xạ.

Phân Tích này rất quan trọng đối với các giao diện tốc độ cao như:

• USB
• HDMI
• Cổng hiển thị
• Ethernet

Công cụ chính cho si Sign-Off là sơ đồ mắt. Một "mắt" sạch và mở cho thấy một tín hiệu lành mạnh. Tiêu Chí Đăng tắt của bạn phải bao gồm số khôngVi phạm Mặt nạ mắt. Bạn cũng sẽ đo các thông số chính nhưChiều cao mắtCho lề tiếng ồn vàChiều rộng mắtCho khoảng thời gian. Phân tích mức jitter và điện áp xác nhận rằng máy thu có thể giải thích đáng tin cậy dữ liệu đến.

Đăng ký hệ thống và độ tin cậy:

Giai đoạn cuối cùng này xác nhận toàn bộ hệ thống của bạn hoạt động cùng nhau và đáng tin cậy để sử dụng lâu dài. Bạn đã xác minh các mảnh riêng lẻ. Bây giờ bạn phải xác nhận thiết kế bán dẫn hoàn chỉnh. Kiểm tra toàn diện này đảm bảo chip của bạn không chỉ có thể sản xuất và hiệu suất mà còn có chức năng chính xác và mạnh mẽ. Đây là bước quan trọng cuối cùng của bạn trước khi đăng ký cuối cùng.

Mô phỏng chức năng toàn Chip:

Bạn phải xác minh rằng thiết kế hoàn chỉnh của bạn hoạt động như dự định. Điều này liên quan đếnChạy các tình huống cấp ứng dụng để đảm bảo phần mềm và phần cứng tương tác chính xác. Bạn nên chạy một số loại thử nghiệm để đẩy thiết kế của bạn đến giới hạn của nó.

• Kiểm tra cơ bảnXác nhận chức năng Cốt lõi với các gói dữ liệu đơn giản.
• Kiểm tra căng thẳngSử dụng dữ liệu cực nhưng hợp lệ để kiểm tra ranh giới hiệu suất.
• Kiểm tra ngẫu nhiênCung cấp dữ liệu đa dạng để khám phá các vấn đề bất ngờ.
• Kiểm tra lỗiKiểm tra cách thiết kế của bạn xử lý đầu vào không hợp lệ.

Mô phỏng cấp cổng (GLS):

Mô phỏng mức cổng là điều cần thiết để bắt lỗi mà mô phỏng RTL bỏ lỡ. GLS Sử Dụng Danh sách Mạng sau tổng hợp, cho bạn cái nhìn chính xác hơn về phần cứng cuối cùng. Điều này rất quan trọng để tìm ra các vấn đề liên quan đến thời gian.

GLS là công cụ tốt nhất để xác định các vấn đề nhưVi phạm thời gian, điều kiện đua xe, và tín hiệu trục trặc gây ra bởi sự chậm trễ của cổng. Bạn nên chạy mô phỏng có và không có dữ liệu thời gian (sdf) để xác minh chuỗi thiết lập lại và kiểm tra thiết lập và giữ vi phạm.

Thiết kế để kiểm tra (dft) Đăng tắt:

Thiết kế của bạn phải được kiểm tra sau khi sản xuất. Thiết kế để kiểm tra (dft) bao gồm việc thêm các cấu trúc giúp người kiểm tra tự động tìm ra lỗi. Đối với một sản phẩm bán dẫn thành công, bạn phải đạt được độ che phủ lỗi cao. Các mục tiêu trong ngành thường yêu cầuBảo hiểm hơn 99% cho các lỗi bị kẹt và hơn 90% cho các lỗi chuyển đổi tốc độ nhanh. Đạt được những mục tiêu này là chìa khóa để vận chuyển chất bán dẫn chất lượng cao.

Xác minh ESD và chốt:

Bạn phải bảo vệ chip của bạn khỏi các mối nguy hiểm về điện. Xả Tĩnh Điện (ESD) và kiểm tra chốt kiểm tra xác minh rằng thiết kế của bạn bao gồm mạch bảo vệ đầy đủ. Điều này đảm bảo thiết bị của bạn có thể tồn tại các cú sốc tĩnh trong quá trình xử lý và sẽ không vào trạng thái dòng điện cao phá hoại trong quá trình vận hành.

Gói giao hàng gdsii cuối cùng:

Đây là lần cuối cùng bạn giao hàng cho xưởng đúc. Gói gdsii Chứa bố cục vật lý hoàn chỉnh của chip của bạn. Bạn phải đảm bảo gói hàng được định dạng chính xác và bao gồm tất cả các tệp và tài liệu cần thiết theo thông số kỹ thuật của HiSilicon.

---

Danh sách kiểm tra đánh giá Thiết kế toàn diện này bao gồm các Miền quan trọng cho băng keo Hisilicon của bạn. Thiết kế của bạn cần xác minh thể chất, hiệu suất và chức năng. Bạn có thể chuyển đổi quy trình rút băng của mình với danh sách kiểm tra này. Nó thay đổi một Canh Bạc Rủi Ro cao thành một cột mốc kỹ thuật dự đoán được cho thiết kế bán dẫn của bạn.

Cách tiếp cận Có Kỷ Luật Đối với thiết kế bán dẫn của bạn là con đường đáng tin cậy nhất. Bạn có thể đạt được thành công bán dẫn lần đầu đúng. Điều này đảm bảo một thiết kế bán dẫn chất lượng.

Câu hỏi thường gặp

Sai lầm lớn nhất trong quá trình rút băng là gì?

Lỗi quan trọng nhất là sử dụng pdk không được chứng nhận hoặc phiên bản Ip không được phê duyệt. Lỗi này giới thiệu Những Rủi Ro không rõ. Bạn xây dựng thiết kế của mình trên nền tảng không ổn định, có thể dẫn đến thất bại thảm họa và sự chậm trễ lớn.

Bạn nên kiểm tra quy tắc thiết kế (drc) thường xuyên bao lâu?

Bạn nên chạy DRC thường xuyên, không chỉ ở cuối. Thực hiện kiểm tra sau các giai đoạn chính:

• Tạo lưới điện
• Vị trí tế bào
• Định tuyến tín hiệu cuối cùng

Quá trình lặp lại này giúp bạn tìm và khắc phục các vi phạm sản xuất sớm, tiết kiệm thời gian đáng kể.

Tại sao mô phỏng cấp cổng (GLS) lại quan trọng đến vậy?

GLS kiểm tra thời gian thiết kế của bạn sau khi tổng hợp. Nó tìm thấy những lỗi quan trọng mà mô phỏng RTL bỏ lỡ, như điều kiện chủng tộc hoặc trục trặc do sự chậm trễ của cổng. Bạn phải chạy GLS để xác nhận phần cứng của bạn hoạt động chính xác như dự định trước khi sản xuất.

Điều gì sẽ xảy ra nếu bạn bỏ lỡ một Séc nhỏ?

Ngay cả một giám sát nhỏ cũng có thể gây ra lỗi băng dính hoàn toàn. Ví dụ, một chốt NGOÀI LƯỚI có thể làm cho một khối không sử dụng được. Vi phạm ăng ten bị bỏ lỡ có thể phá hủy bóng bán dẫn. Mỗi lần kiểm tra trong danh sách này là điều cần thiết cho thành công silicon lần đầu.✅