فهرست بررسی طراحی پیش تو برای چیپس های HiSilicon.

این فهرست بررسی طراحی ابزار ضروری شما برای یک نوار ضبط موفقی HiSilicon است. شما به يه فرايند ساختمان شده براي جلوگيري از افزايش سيليکون گرانبها نياز داريد. یک روش وارسی طراحی شده

مطالعات صنعت یک واقعیت چالش را نشان می دهد:بیش از 50 درصد پروژه های طراحی سیستم در چیپ پیچیده نیاز به دوباره شلوغی. تاييد طراحي شما بايد بي عيب باشه

این فهرست بررسی شما را از طریق طراحی فیزیکی، زمان بندی، قدرت و وارسی کارکردی هدایت می کند. بهت کمک میکنه تا یه طراحی اطمینان به دست بیاری دنبال اين فرآيند اعتماد به طراحي نهايي شما ميسازه

حذف کلید

• فهرست خوبی به شما کمک می کند که از اشتباهات دوری کنیمساختن تراشه. اين پول و زمان رو نجات ميده
• باید بررسی کنیدتراشه اتطراحي فيزيکيه این شامل بررسی طرح بندی ، قوانین و بخش الکتریکی می شود.
• باید چک کنی چیپت چقدر سریع کار میکنه و چقدر قدرت استفاده میکنه اين مطمئن ميشه که درست کار ميکنه
• تو بايد همه چيزاي تراشه ات رو آزمايش کني. این تایید می کند که کاری که باید انجام دهد و از ابزارهای درست استفاده می کند.

. . .

این قسمت از فهرست بررسی طراحی جزئیات بررسی پایه های طراحی شما را می دهد. اين يکيهنقطه کنترل کیفیت بحرانیقبل از توليد کردن.رسیدگی جسمانی سخت جلوگیری از مشکلات عملیات و شکست دستگاه جلوگیری میکند. شما بايد اين تاييد رو کامل کنيد تا مطمئن باشيد که طرح بندي تون به لحاظ الکتريکي باشه و به قوانين توليد هي سيليکون اطاعت کنه امضاي موفقي

‫لویس

طرح بندی Versus Schematic (LVS) تصدیق می کند که طرح بندی فیزیکی شما به طور دقیق با فهرست شبکه نهایی تطبیق می کند. ابزار LVS شما چندین خطاهای مشترک را می دهد که تطبیق در طراحی ایجاد می کنند.

• کوتاه و بازها: این خطاها نشان می دهد که اتصال بین شبکه ها نادرست یا گم شده است.
• تطبیق پارامتر: ابزار شما تفاوت هایی را در پارامترهای دستگاه می یابد ، مثلاًپهنا ، طول ، یا عامل M از ترانزیستورهابين طرح بندي و برنامه
• دستگاههای مفقود یا اضافی: بررسی LVS اطمینان می دهد که هر اجزای نقشه در طرح بندی وجود دارد و هیچ دستگاه اضافی اضافه نشده است.

ارتباط برقرار کردن

شما از بررسی قوانین قانون طراحی (DRC) استفاده می کنید تا بررسی شود که طرح بندی شما به قوانین هندسی و چگالی مشخصی HiSilicon مطابقت دارد.ابزارهای خودکار DRC استفاده از کیت طراحی پردازش (PDK)براي بررسي کردن طراحي شما در برابر محدوديت هاي توليد. این گام بررسی برای مبارزه و اعتماد ضروری است.

بررسی قوانین طراحیمطمئن ميشه طراحي شما با توانايي هاي توليد کننده این ترازی به شما کمک می کند تا به طراحی درست برسیدو به اندازه کاهش رو با بنيان گذاري مي کنه

ارتش

بررسی قوانین الکتریکی (ERC) شناسایی می کند که ابزارهای LVS یا DRC ممکن است از دست رفته باشند. این چک روی اتصال الکتریکی طراحی شما تمرکز میکنه بررسي هاي قانون الکتريکي براي جلوگيري از شکست هاي عملياتي ضروري هستن مسائل مشترک عبارتند از:

"آنتنا" و "ايند"

این بررسی اثر "انتن" را هم به عنوان شناخته می کند.خسارت اکسيد دروازه پلاسمان. وقتي اين اتفاق ميفتهجمع میشهدر طول فرايند ساختگي تراشه اين شارژ جمع شده باعث آسيب دائمي به طراحي ميشه تایید نهایی شما باید تایید کنیم که این طراحی شامل اقدامات محافظی برای جلوگیری از این ریسک قابل اعتماد است. این بررسی نهایی در لیست چک برای سلامتی مدت دراز مدت حیاتی است.

زمان ، عمومي ، زيرنويس

طراحي شما بايد با تمام شرايط عمليات انجام بشه این بخش از فهرست بررسی طراحی بررسی تحلیل بحرانی لازم است که برای یک زمانی موفق و علامت برق موفق است را پوشش می دهد.محیط اثبات شده به شما اجازه می دهد که شبکه تحویل برق رو کنار سیگنال برای نتایج دقیق مدل کنید این روش یکپارچه به طراحی شما کمک می کند تا در هر مرحله یکسان شود.

استان

استفاده از آنالیز زمانی استان (STA) برای تأیید طراحی شما بدون اجرای شبیه سازهای کامل پویایی برآورده می شود. این بررسی برای برپایی و نقض در میلیون ها مسیر بررسی می کند. ابزار STA شما مسیرهایی را شناسایی می کند که بسیار کند) تنظیم) یا خیلی سریع (نگه دارند.

روش های عمومی برای حل کردن نقاط برپایه های طراحی شما عبارتند از:

• سلولها: استفاده از سلولهای راننده بزرگتر می تواند یک مسیر را سریع کند.
• درج میان ها: افزودن بافر می تواند تاخیر در سیم های طولانی را کاهش دهد.
• استفاده از سلولهای Vt پایینتر: جایگزین سلول های استاندارد برای سلول های پایین-mutoltage (LVT) تاخیر کاهش می دهد ولی انرژی افزایش می دهد.

به خاطر داشته باشید که تصمیمات برای برقراری نقض و نقض اغلب مخالفت می باشد . به عنوان مثال، اضافه کردن بافر ممکن است نقض برپاسازی را درست کند، در حالی که حذف یک شخص می تواند نقض نگه داشتن طراحی را حل کند. اين باعث ميشه تحليل زمان بندي يه حرکت تعادل با دقت باشه

. . .

تو بايد طراحي خودت رو براي صداقت قدرت تحليل کني. این تحلیل از شکست عملیاتی جلوگیری میکنهارتفاع زيادي اداره ي آي.آر، يه افتاده ولتاژ روي شبکه برق، ميتونه باعث مشکلات جدي بشه.این مشکلات شامل میشهخرابی های عملکردی که یک فلاپ ممکن است درست عوض نشد. همچنین می تواند تاخیر هایی را که منجر به نقض زمانی در طراحی می شود

الکترو مهاجرت (EM) نگرانی بزرگی دیگری است. این تقریباً تقریباً به تدریج ارتباطات فلزی است.این فرایند می تواند سیم ها را محدود کند جریان تایید EM شما باید از مدل های مبنای فیزیک برای پیش بینی اطمینان طولانی مدت طراحی شما استفاده کنه شکست خورده

. . .

تحلیل درستی سیگنال (SI) یک شرایط حیاتی برای طراحی سرعت بالای شما است. حتی یک ضربه کوچک یا تاخیر میتونه کل سیستم رو به هم برسونهتاييد سيگنال رو اطمينان ميکنه که از راننده به يک دريافت کننده بدون اختلال ناپذير سفر کنه دلایل اصلی مسائل SI هستپيوند ميدان الکترومغناطيسي که ميان رديابي کنار ايجاد ميکنه

برای کاهش دادن مشکلات مثل زنگ و شلیک، می توانید مقاومت پایان سری را اضافه کنید. اين کمک ميکنه که توي خط سيگنال تسليم بشهتحلیل زمان بندی مناسب، قدرت و تایید SI ضروری است. اونا مطمئنن که طراحي شما کار ميکنه قابل اعتمادهآماده ی نواری. به دست آوردن استادی در تحلیل زمان بندی سیگنال سیگنال یک طراحی قدرتمند و قوی است.

فنشینی و زیرنویس

حالا تو در نهايت ليست بررسي طراحي هستي اين مرحله تاييد ميکنه چيپ شما دقيقا همونطور که مشخص شده کار ميکنهیک فرایند وارسی کامل عملکردی بهترین استراتژی شما برای جلوگیری از نقاط طراحی به دست آوردن تولید است. به شما اجازه می دهد که حشرات زود شناسایی و حل کنیدهدفت مطمئنيامضای نهاییمطمئن شدن طراحي بالغ و آماده براي نوار ضبط.

فنشینی و ارتباطی

شما بايد طراحيتون رو تاييد کنيد تمام نيازهاي عملياتي تاييد شغلي روندي برای اندازه گیری کیفیت تأیید شما استفاده می کنید متریک های کلید شامل:

• پوشش کد: اگر آزمایش شما اجرا شودهر خط ، شاخه و شرایط در کد RTL.
• پوشش تابعی: این متریک تعریف شده با کاربر تأیید می کند که شما تمام ویژگی های مشخص و نمونه های گوشه طراحی را آزمایش کرده اید.

به پوشش 100 درصد هدف اصلي تلاش هاي تاييد کننده شماست. این گام بسته شدن اطمینان می دهد که شما یک تایید محکم طراحی داشته باشید و تمام اشکالهای بحرانی را حل کرده اید.

زير پادشاه

تراشه های مدرن نیاز به ویژگی های پیچیده قدرت پایین دارن شما باید این ویژگی ها را وارسی کنید تا از شکست ها جلوگیری کنید. ...قالب توان یکپانی) UUPF (استاندارد این کاره از UPF برای مشخص کردن نیت طراحی خود استفاده می کنیددامنه های برق، قوانین انزوات. این اجازه می دهد ابزار های وارسی کردن آن مکانیسمهای کنترل قدرت در عملکرد طراحی شما به درستی بررسی شود. یک تایید موفق به قدرت پایین اطمینان میده که طراحی شما هم کارآوری و هم قدرت است.

. . . .

اين يه بررسي حياتيه شما بايد تاييد کنيد که هر اجرايي نهايي که بررسي و نسخه هاي طراحي و پردازش کيت استفاده از یک نسخه ی ناسازگار می تواند نتایج شما را نابود کند. یک بررسی سریع از پرونده ها و گزارش ها تایید می کند. این مرحله ساده جلوگیری از ارتباط با اشتباهی با بنیادی جلوگیری می کند و اطمینان می دهد که داده های طراحی شما معتبر باشد.

اختصاصی داستان و GDSI

آخرين اقدام تو اينه که اطلاعات توليد نهايي رو محافظت کنيم شما یک پرونده GDSII را تولید خواهید کرد که نقشه ی طراحی شماست. قبل از ارسال این پرونده، شما باید بررسی صحیح مانند بررسی های بررسی را اجرا کنید. این تأیید می کند که داده ها خراب نشده است. اين مرحله ي نهايي اطمينان ميده که بنيانگذار طراحي دقيقي رو که شما تاييد کردي رو دريافت ميکنه

---

شما لیست بررسی کامل طراحی رو بررسی کردید. این فهرست بررسی قابل اعتماد ترین مسیر شما به یک خروج موفق است. تاييد طراحي شما طراحي رو به طراحي اطمينان ميده یک فرایند کامل وارسی اعتماد به طراحی نهایی شما میسازه این تأیید رسیدگی شده به شما طراحی محکم رو برای اثبات آماده میکنه

اين روند طراحي شما رو دنبال کردناولین موفقیت سیلیکون. ريسک ها رو کم ميکني طراحي شما تمام اهداف پروژه ها رو بررسي ميکنه

FAQ

چرا LVS انقدر برای نوار ضبط هی سیلیکان مهمه؟

شما از طرح بندی Versus Schematic (LVS) استفاده می کنید تا ضمانت کنید که طرح بندی فیزیکی شما کاملا با مدار تایید شده تطبیق دارد. این بررسی از خطاهای اساسی مانند کوتاه ها، باز کردن یا اجزای نادرست جلوگیری می کند. یک گزارش تمیز LVS یک شرایط غیر قابل مذاکره برای یک نوار موفق با هر سازمانی از جمله "HSilicon" است.

چطور ميتوني تعادل رو درست کني

تو بايد به تعطيلات زماني نزديک بشي تصفيه ها براي برپا کردن و نقض اغلب اثرات مخالف دارند به عنوان مثال، اضافه کردن بافر می تواند نقض تنظیمات را درست کند اما ممکن است نقض نگهداری ایجاد کند. هدف شما اینه که یک راه حل بهینه برای تمام مسیر زمان بندی پیدا کنی

اگه از نسخه اشتباه استفاده کني چه اتفاقي مي افته؟

استفاده از یک نسخه کیت طراحی نادرست پردازش (PDK) نتایج وارسی شما را نادرست می کند. طراحي شما ممکنه شکست خوردن توليد بشه چون در برابر قانون هاي نهايي "هيسيلينکون" بررسي نشده هميشه بايد تاييد کني که داري از پليس موافقت شده و نسخه هاي ابزاري استفاده ميکني

راهنمای پرو💡: همیشه ثبت های اجرا و دست نوشته های خود را برای اطلاعات نسخه قبل از سیستم نهایی بررسی کنید. اين قدم ساده تمام پروژه ها رو نجات ميده

هدف اصلی این لیست چک چیست ؟

این فهرست بررسی یک مسیر ساختار شده به یک خروج موفقی فراهم می کند. هدف اصلی آن این است:

• خطاهای طراحی هزینه های طراحی کوچک را کمتر کنید
• مطمئن باش که تراشه شما تمام عمليات، زمان بندينیازهای برق.
• اعتماد به موفقيت اول سيليکون رو بسازيد