成功したテープアウトは運の問題ではありません。厳密で体系的な検証プロセスを通じてそれを達成します。このガイドは、最終的なHiSiliconサインオフステージをナビゲートするための決定的なチェックリストを提供します。この設計レビューのチェックリストに従って、チップ設計の壊滅的なバグを最小限に抑えます。何百万ものマスクコストを節約し、数ヶ月のスケジュール遅延を回避できます。このプロセスにより、デザインが成功した半導体製品に変わります。
半導体業界は困難な課題に直面しています。最近の研究ショープロジェクトのわずか14% が最初のシリコンの成功を達成し、20年ぶりの低を参照してください。あなたのデザインとこのチェックリストはそれらのオッズを打ち負かすことができます。
このツールを使用して、テープアウトの信頼性を構築し、次の半導体チップのファーストパスシリコンの成功を達成します。
重要なポイント
- 認定プロセスデザインキット (PDK) と承認されたIPブロックを使用します。これはあなたの早い段階で主要な問題を防ぎますチップデザインを参照してください。
- デザインルールチェック (DRC) とレイアウト対回路図 (LVS) を頻繁に実行します。これにより、製造エラーが大きな問題になる前に見つけて修正されます。
- チップの電力網と熱性能を確認してください。これにより、チップがうまく機能し、過熱しません。
- チップのタイミングと信号品質を確認します。これにより、チップが適切な速度で動作し、データが正しく送信されます。
- 実行するフルチップシミュレーションそしてテストのための設計 (DFT) チェック。これにより、チップが計画どおりに機能し、作成後に簡単にテストできることが確認されます。
基礎デザインレビューチェックリスト:
成功したテープアウトへのあなたの旅はここから始まります。これらの初期チェックは交渉不可能である。チームが使用するため、多くのテープアウトの失敗が発生します時代遅れのテクノロジーまたは計画が不十分を参照してください。この基本的な設計レビューのチェックリストは、しっかりした検証済みのベースでチップを構築するのに役立ちます。このチェックリストに従うと、プロセスの早い段階で一般的なエラーが防止されます。半導体設計を成功させるには、強力な基盤が不可欠です。
注:証明されていないプロセス設計キット (PDK) または証明されていない知的財産 (IP) ブロックを使用することは重大な間違いです。プロジェクト全体を狂わせる可能性のある未知のリスクをもたらします。
PDKおよびIPバージョンの検証:
ターゲットプロセスに正しいPDKバージョンを使用していることを確認する必要があります。あなたのデザインは、製造ルールをこのキットに依存しています。次に、デザインのすべてのIPブロックを確認します。これには、プロセッサ、インターフェイス、およびその他のサードパーティコンポーネントが含まれます。各IPバージョンが特定の半導体プロジェクトに対して承認されていることを確認する必要があります。IPの不十分な検証は、コストのかかるバグやリワークにつながります。
EDAツールとフローの評価:
電子デザインオートメーション (EDA) ツールがチップを構築します。フロー内のすべてのツールが、によって認定された正しいバージョンであることを確認する必要があります。HiSiliconを参照してください。一貫性のないツールバージョンは、後で見つけるのが難しい微妙なエラーを作成します。あなたの検証は確認する必要があります:
- すべてのツールは承認済みリストにあります。
- デザインフロー全体がエラーなしで実行されます。
- スクリプトと自動化はツールのバージョンと互換性があります。
ライブラリとセルの一貫性:
このデザインレビューのチェックリストの最後のステップは、すべてのライブラリを確認することです。チップ設計では、これらのライブラリを基本ビルディングブロックに使用します。すべての標準セルをチェックする必要があります。メモリコンパイラ、およびI/Oライブラリ。選択した半導体プロセスについてHiSiliconが承認したリストと一致することを確認します。このチェックにより、チップの物理要素が論理設計と一致することが保証され、予測可能なパフォーマンスと製造可能性が保証されます。
物理的な検証のサインオフ:
これで、物理的なサインオフの中核に到達しました。この段階で、論理的なデザインを実際に製造できます。あなたのデザインが鋳造所に送られる前の最終検査としてこれを考えてください。各チェックはゼロエラーで「クリーン」でなければなりません。「テープアウトレビューフォーム」にしばしば文書化されている正式なレビューは、すべての製造規則が満たされていることを確認します。あなたの目標は、完璧なスコアを得ることです。
HiSiliconテープアウトの正式なサインオフレビューは、通常、次のことを検証します。
- 接続性チェック: 必要なすべての接続が存在し、開回路がないことを確認します。
- 短絡チェック: 特に電力と接地の間で、ショートしたノードを特定して修正します。
- レイアウト対回路図 (LVS): 物理的なレイアウトを元の回路図と比較して、完全に一致するようにします。
- 電気静電放電 (ESD): デザインにESDイベントに対する適切な保護があることを確認します。
デザインルールチェック (DRC):
デザインルールチェック (DRC) は、最初で最も重要な製造テストです。レイアウトが、選択した半導体プロセスに対するファウンドリの特定の幾何学的制約を満たしていることを確認します。これらのルールは、間隔、幅、およびその他の物理的特性を管理します。クリーンなDRCレポートは交渉の余地がありません。
大きな問題を避けるために、あなたはすべきですDRCを早期に頻繁に実行するを参照してください。テープアウトの前の最後の日まで待たないでください。クリーンなデザインのベストプラクティスは次のとおりです。
- 電力網を配置した後、DRCを実行して、問題を早期に見つけて修正します。
- すべてのセルを配置した後、別のチェックを実行して、位置合わせと間隔を確認します。
- 信号ルーティングが完了したらすぐに完全なDRC実行を実行して、設計全体を精査します。
この反復的なアプローチは、エラーが修正しやすいときにエラーをキャッチするのに役立ち、よりスムーズな最終サインオフを保証します。
レイアウトVERSUS SCHEMATIC (LVS):
レイアウト対回路図 (LVS) は、物理レイアウトが元の回路図設計と電気的に同一であることを確認します。それはあなたの実装作業のための究極のファクトチェックです。LVSは、あなたが設計した回路があなたが構築しようとしているものと同じであることを保証します。クリーンなLVSレポートは、レイアウトに正しいコンポーネントと接続があることを意味します。
一般的なLVSエラーには、ショートやオープンが含まれることがよくあります。
- ショーツ2つの異なるネットが接触したときに発生します。LVSレポートでは、ソース回路図よりもレイアウトのネット数が少なく表示されます。
- オープン同じネットの一部が接続されていないときに発生します。これは、フローティングゲートおよびチップ故障につながる可能性がある。LVSレポートには、レイアウト内のネット数が多く表示されます。
あなたも遭遇するかもしれませんIPのGDSファイルがネットリストと一致しない場合など、デバイスの不一致を参照してください。LVSをトップレベルの設計に統合する前に個々のIPで実行すると、これらの驚きを防ぐことができます。
アンテナとERCチェック:
アンテナチェックは、製造プロセス中の損傷からデザインを保護します。長い金属相互接続は、プラズマエッチング中に電荷を蓄積し、トランジスタゲートを破壊する可能性があります。アンテナチェックはこれらの脆弱なネットを識別してフラグを立てるので、保護を追加できますダイオードまたは長いワイヤーを壊して下さい。
電気規則チェック (ERC) は、DRCまたはLVSでカバーされていない他の電気的問題を探します。これらは次のとおりです。
- フローティングn-ウェルまたは基板。
- よくタップがありませんを参照してください。
- 正しくない電源と接地接続。
フィラーセルの追加を忘れると、十分に不連続性が生じ、ERCが検出できる電源が開きます。これらのチェックは、半導体設計の電気的堅牢性にとって不可欠です。
密度とフィルの評価:
ファウンドリは、チップ全体で特定の範囲の金属密度を必要とします。これにより、重要な製造ステップである化学機械研磨 (CMP) 中の均一性が保証されます。ある領域で密度が低すぎたり高すぎたりすると、表面が不均一になり、降伏が失われる可能性があります。
密度チェックを実行して、これらのルールに違反するリージョンを特定する必要があります。低密度領域を修正するには、「メタルフィル」と呼ばれる機能しない金属形状を追加します。場所とルートのツールはこれを自動的に実行できますが、新しいDRCやタイミング違反を作成することなく、最終的に満たされた設計がすべての密度要件を満たしていることを確認する必要があります。
オフグリッドピンチェック:
これはシンプルだが不可欠なチェックです。ブロック上のすべてのピンとトップレベルのデザインが正しい製造グリッドに配置されていることを確認します。ピンがオフグリッドの場合、ファウンドリの自動ツールはピンに接続できない場合があります。この小さなエラーは、ブロック全体またはチップ全体を使用できなくする可能性があります。すべての接続ポイントが完全に整列していることを確認するには、このチェックを実行する必要があります。
チップ仕上げとシールリング:
チップ仕上げは、GDSIIファイルを作成する最後のステップです。これには、シールリング、スクライブライン、および必要なテキストまたはロゴを追加することが含まれます。シールリングは、ダイの周囲の金属構造である。ウェーハから切断された後、ダイの端から侵入する可能性のある湿気や汚染物質から内部回路を保護します。HiSiliconの設計ガイドラインに従って、シールリングが適切に構築され、電源または接地に接続されていることを確認する必要があります。
パフォーマンスとパワーオフ:
デザインが製造可能であることを確認したら、期待どおりに実行されることを確認する必要があります。このパフォーマンスとパワーサインオフステージにより、チップはスピード、パワー、信頼性の目標を確実に達成できます。物理的に正しいが、パフォーマンスの目標を達成できない設計は、依然として失敗です。チップの動的動作のあらゆる側面を厳密に分析する必要があります。
統計タイミング分析 (STA):
静的タイミング解析 (STA) は、性能検証の基礎である。これを使用して、設計がすべての条件でターゲット周波数で動作できることを確認します。STAは、完全なシミュレーションを実行せずにタイミング違反をチェックする。設計内のすべてのパスを介した信号伝搬遅延を計算します。
分析では、主要なパフォーマンスメトリックをカバーする必要があります。
- レイテンシ: 操作が完了するまでにかかる時間です。STAは、高レイテンシに寄与するパスを特定するのに役立ちます。
- 帯域幅: データスループットを測定します。会議のタイミングは、設計に必要な帯域幅を実現するために不可欠です。
現代の半導体プロセスは、重要なバリエーションをもたらします。STAはこれらの効果を考慮する必要があります。
高度なSTAツールは、統計的オンチップ変動 (SOCV) 分析これらのプロセスの違いをモデル化します。クロストークには、関連するすべてのタイミングウィンドウとそのオーバーラップを計算する完全なSI分析エンジンを参照してください。これにより、タイミング測定が正確で信頼性が高くなります。
パワーグリッド解析 (IR/EM):
あなたの電力網はあなたのチップの循環システムです。パワーグリッド解析は、その完全性を検証する。IRドロップとエレクトロマイグレーション (EM) という2つの重要な問題をチェックする必要があります。
- IRドロップ: 電流が金属グリッドを流れると、抵抗により電圧が低下します。過度のIR低下は、セルの速度を低下させ、タイミング障害を引き起こす可能性がある。分析では、すべてのセルが十分な電圧を受け取ることを確認する必要があります。
- エレクトロマイグレーション (EM): 電流密度が高いと、ワイヤ内の金属原子が時間の経過とともに物理的に移動する可能性があります。これにより、オープンまたはショートが発生し、チップ障害が発生する可能性があります。電力網が劣化することなくピーク電流を処理できるほど堅牢であることを確認する必要があります。
現実的なスイッチング活動シナリオでこの分析を実行することは、電力供給ネットワークを正確に評価するために重要です。
パワードメインの検証:
最新のSoCは、電力消費を管理するために複数の電力ドメインを使用しています。これらのドメインが正しく動作していることを確認する必要があります。ここでの間違いは、データの破損や永久的な損傷につながる可能性があります。確認するには、電力管理戦略の構造的および機能的な正確さを確認する必要があります。
パワードメインの設計には、いくつかの重要なチェックを実行する必要があります。
- パワードメイン間で交差するすべての信号に正しい分離セルまたはレベルシフターがあることを確認しますを参照してください。
- シフターを横切るクロックまたはリセットネットがないことを確認してください。
- 電圧対応のDRCチェックとLVSチェックを実行して、パワーレール接続を検証します。
- 電源ドメインをオフにしても、他のアクティブなIPブロック間の接続が中断されないことを確認します。
あなたの目標はパワーアップシーケンス後にドメインが正しく状態を復元するようにするを参照してください。また、誤ったシーケンスが保持レジスタを破損しないことを確認する必要があります。強力な設計には、パワーアップイベントとパワーダウンイベントの高いカバレッジを実現することが不可欠です。
THERMALとHOTSPOT分析:
高性能は熱を発生します。過度の熱はパフォーマンスを低下させ、半導体デバイスの寿命を縮める可能性があります。潜在的なホットスポットを特定して軽減するには、熱分析を実行する必要があります。ホットスポットは、チップ上の小さな領域であり、周囲よりも著しく高温になります。
高度な熱分析はaを使用しますチップ熱モデル (CTM)を参照してください。
- CTMはチップを細かいグリッドに分割します。
- 温度の関数として各グリッドスクエアの出力を詳しく説明します。
- この方法は、熱ホットスポットの位置を正確に予測する。
ホットスポットを特定したら、次のような手法を使用できます。ダイナミック電圧と周波数スケーリング (DVFS)それらを管理するため。これには、チップの電圧と周波数をリアルタイムで調整して温度を制御することが含まれます。
信号の統合分析:
信号整合性 (SI) 分析により、信号はドライバーから受信機にきれいに移動します。信号の整合性が悪いと、特に高速インターフェイスでデータエラーが発生する可能性があります。クロストーク、ノイズ、反射などの問題については、重要なネットを分析する必要があります。
この分析は、次のような高速インターフェイスに不可欠です。
- USB
- HDMI
- DisplayPort
- イーサネット
SIサインオフの主なツールはアイダイアグラムです。きれいで開いた「目」は健康な信号を示します。サインオフ基準にはゼロを含める必要がありますアイマスク違反を参照してください。次のような重要なパラメータも測定します。目の高さノイズマージンと目の幅タイミングマージンのため。ジッターと電圧レベルを分析すると、受信機が着信データを確実に解釈できることが確認されます。
システムと信頼性のサインオフ:
この最終段階では、システム全体が連携して動作し、長期使用に対して信頼性が高いことが確認されます。あなたは個々の部分を確認しました。今、あなたは完全な半導体設計を検証しなければなりません。この包括的なチェックにより、チップが製造可能でパフォーマンスが高いだけでなく、機能的に正しく堅牢であることが保証されます。これは、最終的なサインオフの前の最後の主要なステップです。
フルチップの機能シミュレーション:
完全なデザインが意図したとおりに機能することを確認する必要があります。これには含まれますソフトウェアとハードウェアが正しく相互作用するようにアプリケーションレベルのシナリオを実行するを参照してください。デザインを限界まで押し上げるには、いくつかのタイプのテストを実行する必要があります。
- 基本テストシンプルなデータパケットでコア機能を確認します。
- ストレステスト極端だが有効なデータを使用して、パフォーマンスの境界を確認します。
- ランダムテスト予期しない問題を発見するために多様なデータをフィードします。
- エラーテストデザインが無効な入力を処理する方法を確認します。
ゲートレベルのシミュレーション (GLS):
GLSは、次のような問題を特定するための最良のツールです。ゲート遅延によって引き起こされるタイミング違反、レース条件、および信号の不具合。タイミングデータ (SDF) の有無にかかわらずシミュレーションを実行して、リセットシーケンスを検証し、セットアップとホールドの違反を確認する必要があります。
テスト (DFT) のサインのためのデザイン:
あなたのデザインは製造後に実験可能でなければなりません。Design for Test (DFT) には、自動テスターが欠陥を見つけるのに役立つ構造を追加することが含まれます。半導体製品を成功させるには、高い障害カバレッジを実現する必要があります。業界のターゲットはしばしば必要とします立ち往生している障害の場合は99% 以上、速度での移行障害の場合は90% 以上のカバレッジを参照してください。これらの目標を達成することは、高品質の半導体を出荷するための鍵です。
ESDとラッチアップの検証:
チップを電気的危険から保護する必要があります。静電放電 (ESD) とラッチアップチェックは、設計に適切な保護回路が含まれていることを確認します。これにより、デバイスは取り扱い中の静的ショックに耐えられ、動作中に破壊的な高電流状態に入ることがありません。
最終的なGDSIIの配達パッケージ:
これは鋳造所への最終的な成果物です。GDSIIパッケージには、チップの完全な物理レイアウトが含まれています。パッケージが正しくフォーマットされ、HiSiliconの仕様に従って必要なすべてのファイルとドキュメントが含まれていることを確認する必要があります。
この包括的な設計レビューのチェックリストは、あなたのHiSiliconテープアウトのための重要なドメインをカバーしています。設計には、物理的、パフォーマンス、および機能的な検証が必要です。このチェックリストを使用して、テープアウトプロセスを変換できます。これにより、リスクの高いギャンブルが、半導体設計の予測可能なエンジニアリングのマイルストーンに変わります。
半導体設計への規律あるアプローチは、最も信頼できる道です。あなたは初めての正しい半導体の成功を達成することができます。これにより、高品質の半導体設計が保証されます。
よくある質問
テープアウトプロセスの最大の間違いは何ですか?
最も重大なエラーは、認証されていないPDKまたは未承認のIPバージョンを使用することです。この間違いは未知のリスクをもたらします。不安定な基盤の上にデザインを構築すると、壊滅的な失敗や大きな遅延につながる可能性があります。
どのくらいの頻度でデザインルールチェック (DRC) を実行する必要がありますか?
最後だけでなく、頻繁にDRCを実行する必要があります。キーステージの後にチェックを行う:
- 電力網の作成
- セル配置
- 最終的な信号ルーティング
この反復プロセスは、製造違反を早期に見つけて修正するのに役立ち、大幅な時間を節約します。
ゲートレベルシミュレーション (GLS) がそれほど重要なのはなぜですか?
GLSは、合成後のデザインのタイミングを確認します。レース条件やゲート遅延によるグリッチなど、RTLシミュレーションが見逃している重大なバグが見つかります。GLSを実行して、ハードウェアが製造前に意図したとおりに動作することを確認する必要があります。
小さなチェックを逃した場合はどうなりますか?
マイナーな見落としでも、完全なテープアウトの失敗を引き起こす可能性があります。例えば、単一のオフグリッドピンは、ブロックを使用不能にすることができる。アンテナ違反を見逃すと、トランジスタが破壊される可能性があります。このリストのすべてのチェックは、最初のパスシリコンの成功に不可欠です。✅
