HiSiliconチップのTapeoutプレデザインレビューチェックリスト

このデザインレビューチェックリストは、成功したHiSiliconテープアウトのためのあなたの不可欠なツールです。コストのかかるシリコンの呼吸を防ぐために、構造化されたプロセスが必要です。規律ある設計検証アプローチにより、設計がプロジェクトのタイムラインを満たします。

業界調査は挑戦的な現実を示しています:複雑なシステムオンチップ設計プロジェクトの50% 以上が再スピンを必要としますを使用します。設計検証は完璧でなければなりません。

このチェックリストは、重要な物理的、タイミング、パワー、および機能的検証を通じて設計をガイドします。自信を持ってデザインのサインオフを実現するのに役立ちます。このプロセスに従うと、最終的な設計に自信が生まれます。

重要なポイント

• 良いチェックリストはあなたが前に間違いを避けるのを助けますチップを作るを使用します。これはお金と時間を節約します。
• 確認する必要がありますあなたのチップの物理的なデザイン。これには、レイアウト、ルール、および電気部品のチェックが含まれます。
• チップの動作速度と使用電力量を確認する必要があります。これにより、正しく実行されます。
• チップのすべての機能をテストする必要があります。これにより、必要なことを確認し、適切なツールを使用します。

コアデザインレビューチェックリスト: 物理的および電気的署名

デザインレビューチェックリストのこの部分では、デザインの基本的なチェックについて詳しく説明します。それはaです重要な品質管理チェックポイント製造前。厳密な物理検証により、パフォーマンスの問題やデバイスの障害を防ぎますを使用します。この検証を完了して、レイアウトが電気的に健全であり、サインオフを成功させるためにHiSiliconの製造規則に準拠していることを確認する必要があります。

LVS (レイアウトVERSUS SCHEMATIC)

レイアウトと回路図 (LVS) の検証により、物理レイアウトが最終的な回路図ネットリストと正確に一致することが確認されます。LVSツールは、デザインにミスマッチを引き起こすいくつかの一般的なエラーにフラグを立てます。

• ショーツとオープン: これらのエラーは、ネット間の接続が正しくないか欠落していることを示します。
• パラメーターの不一致: ツールは、デバイスパラメータの不一致を見つけます。トランジスタの幅、長さ、またはMファクターレイアウトと回路図の間。
• 不足しているデバイスまたは追加のデバイス: LVSチェックにより、回路図のすべてのコンポーネントがレイアウトに存在し、追加のデバイスが追加されていないことが保証されます。

DRC (デザインルールチェック)

デザインルールチェック (DRC) を使用して、レイアウトがHiSiliconの特定の幾何学的および密度規則に準拠していることを確認します。自動DRCツールはプロセスデザインキット (PDK) を使用します製造の制限に対してあなたのデザインをチェックします。この検証ステップは、歩留まりと信頼性にとって不可欠です。

デザインルールチェックの実行あなたのデザインがメーカーの能力と一致することを保証します。この配置は、最初の試みで正しいデザインを達成するのに役立ちますファウンドリでの反復を最小限に抑えます。

ERC (電気ルールチェック)

電気規則チェック (ERC) は、LVSまたはDRCツールが見逃す可能性のある重大な電気的問題を特定します。このチェックは、デザインの電気的接続性に焦点を当てています。電気ルールチェックは、機能障害を防ぐために不可欠です。見つかった一般的な問題は次のとおりです。

アンテナ & ESDチェック

このチェックは、「アンテナ効果」に対処します。プラズマによって引き起こされるゲート酸化物の損傷を使用します。これは、長い金属相互接続に電荷が蓄積するチップ制造プロセス中。この集められた電荷は、トランジスタの薄いゲート酸化物層を破壊するのに十分な大きさになり、設計に永久的な損傷を引き起こす可能性があります。最終的な検証では、この信頼性リスクを防ぐための保護手段が設計に含まれていることを確認する必要があります。チェックリストのこの最終チェックは、長期的なデバイスの健全性にとって非常に重要です。

タイミング、パワー、信号のインテグリティシグノフ

設計は、すべての動作条件下でパフォーマンス目標を達成する必要があります。設計レビューチェックリストのこのセクションでは、タイミングとパワーサインオフを成功させるために必要な重要な分析について説明します。統一された検証環境は非常に重要です。正確な結果を得るために、信号と一緒に電力供給ネットワークをモデル化することができます。この統合アプローチは、あらゆる段階でデザインが収束するのに役立ちます。

STA (STATICタイミング分析)

静的タイミング解析 (STA) を使用して、完全な動的シミュレーションを実行せずに設計がタイミングの制約を満たしていることを確認します。この検証は、セットアップをチェックし、数百万のパスにわたる違反を保持します。STAツールは、遅すぎる (セットアップ) または速すぎる (ホールド) パスを識別します。

デザインのセットアップ違反を修正する一般的な方法は次のとおりです。

• アップサイズセル: より大きなドライバーセルを使用すると、パスを高速化できます。
• バッファの挿入: バッファを追加すると、長いワイヤの遅延を減らすことができます。
• より低いVtセルを使用する: 標準セルを低閾値電圧 (LVT) セルに交換すると、遅延は減少しますが、リーク電力は増加します。

セットアップとホールド違反の修正はしばしば反対であることに注意してください。たとえば、バッファーを追加するとセットアップ違反が修正される可能性がありますが、バッファーを削除すると、デザインのホールド違反が修正される可能性があります。これにより、タイミング分析は慎重なバランスをとることができます。

パワー分析 (IRドロップ & EM)

パワーの完全性については、デザインを分析する必要があります。この分析は、動作障害を防止する。過度のIR低下、つまり電力網全体の電圧低下は、深刻な問題を引き起こす可能性があります。これらの問題には、フリップフロップが正しく切り替えられない可能性がある機能障害。また、設計のタイミング違反につながる遅延を引き起こす可能性があります。

エレクトロマイグレーション (EM) は、もう1つの大きな信頼性の懸念である。それは金属相互接続の徐々の劣化です。このプロセスはワイヤーを狭くし、抵抗を高め、IRの低下を悪化させることができます。 EM検証フローでは、物理ベースのモデルを使用して、設計の長期的な信頼性を予測し、チップの早期故障を防ぐ必要があります。

SI (信号インテリジェンス) 分析

信号整合性 (SI) 分析は、高速設計の重要な要件です。小さな不具合や遅延でさえ、システム全体を混乱させる可能性があります。SI検証により、信号は許容できない歪みなしにドライバーからレシーバーに伝達されます。SIの問題の主な原因は隣接するトレース間のクロストークを作成する電磁界結合。

リンギングやオーバーシュートなどの問題を軽減するために、直列終端抵抗を追加できます。これは、信号ライン上の振動を弱めるのに役立つ。適切なタイミング分析、パワー、およびSI検証が不可欠です。彼らはあなたのデザインが機能的で信頼性があることを保証しますテープアウトの準備ができてを使用します。信号整合性タイミング分析の習得を達成することで、電力効率が高く堅牢な設計が実現します。

機能的な検証 & 最終的な署名

あなたは今、デザインレビューチェックリストの最終ゲートにいます。この段階では、チップが指定どおりに機能することを確認します。完全な機能検証プロセスは、設計上の欠陥が製造に到達するのを防ぐための最善の戦略です。バグを早期に特定して解決できるため、時間とリソースを大幅に節約できます。あなたの目標は自信を持っています最終サインオフ、デザインが成熟してテープアウトの準備ができていることを確認します。

機能 & コードカバレッジ閉鎖

デザインがすべての機能要件を満たしていることを確認する必要があります。機能検証は、製品が意図したとおりに機能することを保証するプロセスです。検証の品質を測定するために、カバレッジメトリックを使用します。主な指標は次のとおりです。

• コードカバレッジ: これは、テストが実行された場合の測定値です。RTLコードのすべてのライン、ブランチ、および条件を使用します。
• 機能カバレッジ: このユーザー定義メトリックは、指定されたすべての機能とデザインのコーナーケースのシナリオをテストしたことを確認します。

100% カバレッジを達成することは、機能検証の取り組みの主な目標です。この閉鎖ステップにより、設計の堅牢な検証が行われ、重大なバグがすべて解決されます。

低パワーの検証

最新のチップには、複雑な低電力機能が必要です。障害を防ぐために、これらの機能を確認する必要があります。Unified Power Format (UPF)はこのタスクの標準です。UPFを使用して、デザインのパワーの意図を指定します。Powerドメイン、分離ルール、およびpower状態の遷移を使用します。これにより、検証ツールは、設計内の電力制御メカニズムが正しく機能することを確認できます。低電力検証を成功させることで、設計が機能的かつ電力効率の高いものになります。

ツール & PDKバージョンの検証

これは重要な管理チェックです。最終的な検証を実行するたびに、HiSiliconによって承認された正確なツールとプロセス設計キット (PDK) バージョンが使用されていることを確認する必要があります。不一致のバージョンを使用すると、結果が無効になる可能性があります。ログファイルとレポートをすばやくチェックすると、コンプライアンスが確認されます。この簡単なステップは、ファウンドリとのコストのかかる誤解を防ぎ、設計データが有効であることを保証します。

最終的なデザイン & GDSIIデータの統合

最後のアクションは、最終的な製造データを保護することです。デザインの青写真であるGDSIIファイルを生成します。このファイルを送信する前に、チェックサムなどの整合性チェックを実行する必要があります。これにより、データが破損していないことが確認されます。この最終検証ステップにより、ファウンドリは承認した正確な設計を確実に受け取り、プロジェクト全体の整合性を保護します。

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完全なデザインレビューチェックリストを確認しました。このチェックリストは、テープアウトを成功させるための最も信頼できるパスです。デザイン検証により、高品質のデザインが保証されます。完全な検証プロセスにより、最終設計に自信が生まれます。この規律ある検証により、サインオフの準備ができた堅牢な設計が可能になります。

あなたのデザインのためのこのプロセスに従うことは、ファーストパスのシリコン成功を使用します。リスクを最小限に抑え、優れたデザインを提供します。あなたのデザインはすべてのプロジェクト目標を達成します。

よくある質問

LVSがHiSiliconテープアウトにとって重要なのはなぜですか?

Layout Versus Schematic (LVS) を使用して、物理レイアウトが承認された回路図と完全に一致することを保証します。このチェックは、ショート、オープン、または誤ったコンポーネントなどの基本的なエラーを防ぎます。クリーンなLVSレポートは、HiSiliconを含むあらゆるファウンドリとのテープアウトを成功させるための交渉不可能な要件です。

セットアップとホールド時間の修正のバランスをどのように取りますか?

慎重なバランスを取る行為として、タイミングの閉鎖に取り組む必要があります。セットアップ違反とホールド違反の修正は、しばしば反対の効果をもたらします。たとえば、バッファを追加すると、セットアップ違反を修正できますが、ホールド違反を作成する場合があります。あなたの目標は、すべてのタイミングパスに最適なソリューションを見つけることです。

間違ったPDKバージョンを使用するとどうなりますか?

誤ったプロセスデザインキット (PDK) バージョンを使用すると、検証結果が無効になります。HiSiliconの最終規則に照らしてチェックされなかったため、設計が製造に失敗する可能性があります。コストのかかるシリコンのリスピンを回避するには、ファウンドリ承認のPDKおよびツールバージョンを使用していることを常に確認する必要があります。

プロのヒント💡: 最終的なサインオフの前に、常に実行ログとスクリプトのバージョン情報を再確認してください。この簡単なステップは、プロジェクト全体を節約します。

このチェックリストの主な目的は何ですか?

このチェックリストは、成功したテープアウトへの構造化されたパスを提供します。その主な目標は次のとおりです。

• コストのかかる設計エラーのリスクを最小限に抑えます。
• チップがすべての機能、タイミング、およびパワー要件を使用します。
• 最初のパスシリコンの成功に対する自信を築きます。